Diapositiva 1

1
Sistemas combinacionales
2
CIRCUITOS COMBINACIONALES
Definición Son circuitos en los que la salida
sólo depende de la combinación de las variables
de entrada. En un instante cualquiera, t
S0(t)
E0(t)
S1(t)
E1(t)
CIRCUITO
.
.
COMBINACIONAL
.
.
.
.
Sm-1(t)
En-1(t)
SSI 1 a 12 puertas MSI 13 a 99 puertas LSI
100 transistores/mm2 VLSI 1000 transistores/mm2
Clasificación
Hay una serie de funciones que se repiten
habitualmente son los circuitos SSI y MSI
3
BLOQUES FUNCIONALES MSI
Decodificadores (DECO) Convertidores de código
BCD a 7 segmentos Displays de 7
segmentos Barrido de displays de 7
segmentos Codificadores (CODEC) Multiplexores
(MUX) Demultiplexores (DEMUX) Circuitos
aritméticos (códigos binarios) Sumadores Restado
res
4
DECODIFICADORES
Disponen de n entradas y 2n salidas
Se activa poniéndose a 1 la salida
correspondiente a la combinación binaria de la
entrada. Sólo puede haber una salida activa.
DECO n-2n
E0
S0
E1
Decodificador
S1
.
.
.
n-2n
Tabla de funcionamiento
.
.
.
S2n-1
En-1
S0
E0
S1
2 4
E1
S2
S3
Las salidas pueden ser activas a nivel alto
Si mi
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DECODIFICADORES
Las salidas pueden ser activas a nivel bajo.
Decodificador con salidas activas a nivel bajo
Notación usada
Salida activa a nivel bajo
Si M (2n 1)- i mi
Salida activa a nivel alto
6
DECODIFICADORES
Los decodificadores suelen tener una entrada de
habilitación (E) que permite habilitarlos o de
inhibición (I) que puede deshabilitarlos. En
ambos casos pueden ser activas a nivel alto o
bajo.
Decodificador con salidas activas a nivel bajo y
entrada de inhibición activa a nivel alto
7
DECODIFICADORES APLICACIONES
Selección de dispositivos Para cada valor de
las variables E1 y E0 se activa uno y sólo uno de
los dispositivos conectados a las salidas.
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DECODIFICADORES APLICACIONES

• Realización de funciones lógicas
• Utilizando puertas OR o una puerta NAND
• Nivel de salida activo alto, OR que suma los
  minters de la función. Nivel de salida activo
  bajo, NAND. En colector abierto, basta con
  cablear e invertir.

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DECODIFICADORES
Extensión de decodificadores (I)
Se utilizan las entradas de habilitación o
inhibición para conseguir decodificadores de
mayor capacidad. Cuando D toma el valor 0, la
entrada de habilitación del decodificador 1, que
es activa a nivel bajo, habilita el
decodificador 1 obteniéndose las salidas S0 a S7
y deshabilita el decodificador2. Cuando D toma el
valor 1 el decodificador que se habilita es el 2
obteniéndose las salidas S8 a S15.
S0 S1 S7
1
2
8
10
DECODIFICADORES
Extensión de decodificadores (II)
Decodificador 5-32 con decodificadores 3-8
Cuando el aumento de capacidad requiere más de
dos decodificadores se utiliza más de un nivel.
El nº de los que deben utilizarse en el 2º nivel
viene dado por
11
DECODIFICADORES
Bloques comerciales
CMOS comerciales 4028 BCD a decimal (nivel activo
alto) 4514 4 a 16 líneas (nivel activo
alto) 4515 4 a 16 líneas (nivel activo bajo)
TTL comerciales 74139 2 a 4 (doble) (Nivel activo
bajo) 74155 2 a 4 (doble) (Nivel activo
bajo) 74156 2 a 4 (doble) (Nivel activo bajo)
(Open Collector) 74137 3 a 8 (Nivel activo
bajo) 7442 BCD a decimal (Nivel activo
bajo) 74154 4 a 16 (Nivel activo bajo) 7445 BCD a
decimal (Nivel activo bajo)(Open Collector)
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DECODIFICADORES
Decodificador BCD a decimal 74 LS 42
Configuración de pines
Símbolo lógico
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DECODIFICADORES
Decodificador binario 3 a 8 74 HC 138/74LS138
Tabla de funcionamiento
Configuración de pines
H High Level , L Low Level, X Dont
care Note1 G2 G2A G2B
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CONVERTIDORES DE CÓDIGO
Se emplean para convertir las combinaciones de un
código a otro
m líneas
n líneas
Convertidor de código
Código de salida
Código de entrada
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CONVERTIDORES DE CÓDIGO
Convertidor BCD a 7 segmentos
16
CONVERTIDORES DE CÓDIGO
DISPLAYS de siete segmentos
El convertidor de código de la página anterior
(p.e. el 7448) debe conectarse a un display de
cátodo común.
a
b
c
d
e
f
g
Cátodo común
Ánodo común
Un convertidor de código BCD/ 7 segmentos con
salidas activas a nivel bajo (7447) se conecta a
un display de ánodo común.
a
b
c
e
f
g
d
Nota Los displays sólo incluyen diodos Led en
sus encapsulados , es necesario añadir
externamente las resistencias limitadoras de
corriente.
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CONVERTIDORES DE CÓDIGO
Hexadecimal a 7 segmentos 9368
BCD/Binario (74184) Binario/BDC (74185)
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CONVERTIDORES DE CÓDIGO
Multiplexado de displays
Los requerimientos de potencia cuando son varios
los displays necesarios para visualizar un nº
pueden resultar excesivos para los elementos
implicados en el diseño. Es muy común utilizar
técnicas de visualización que incluyen una
multiplexación en el tiempo del encendido de cada
uno de ellos.
DATO
BCD/7 Sg
BCD/7 Sg
BCD/7 Sg
BCD/7 Sg
BCD/7 Sg
BCD/7 Sg
BCD/7 Sg
CONTROL
mo
E0
m1
DECO
m3
m4
E1
Se utiliza un decodificador para activar un solo
display cada vez se realiza un barrido completo
a una frecuencia superior a 50 Hz para que no se
note.
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CONVERTIDORES DE CÓDIGO
Multiplexado de displays
Barrido secuencial de displays de siete segmentos
utilizando un decodificador y un único
convertidor de código BCD a siete segmentos.
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CONVERTIDORES DE CÓDIGO
Multiplexado de displays
La ventaja fundamental del multiplexado radica en
que la corriente requerida por un nº n de
displays es 1/n de la que se requeriría si
estuvieran todos iluminados permanentemente.
Teniendo en cuenta que la corriente media en un
Led es de 10 mA, en el caso peor se requieren
7x10mA 70 mA para cada display en lugar de
nx70mA.
. . .
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CODIFICADORES
Son circuitos combinacionales con 2n entradas y n
salidas que realizan la función inversa del
decodificador. Al activar una de sus entradas
aparece en la salida la combinación binaria de
dicha entrada.
Para evitar el problema que supone que dos
entradas estén activas simultáneamente, los
codificadores se realizan con prioridad de forma
que ante dos o más entradas activadas, a la
salida aparece la combinación correspondiente a
la entrada activada más alta.
Además suelen contar con dos salidas adicionales
EO y GS que permiten distinguir si la salida
corresponde a la entrada 0 (caso de salidas
activas a nivel alto) o no hay ninguna activada.
Los codificadores más usuales tienen entradas y
salidas activas a nivel bajo y disponen de
entrada de inhibición o habilitación.
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CODIFICADORES
Codificador con prioridad 3 a 8 74LS148
Es un codificador con entradas y salidas activas
a nivel bajo, dispone de una entrada de
habilitación EI y de dos salidas GS y EO, activas
también a nivel bajo EI 1, no importa el valor
de las entradas codificador deshabilitado,
todas las salidas a 1. EI 0 y ninguna entrada
activada EO 0 EI 0 y alguna entrada
activada GS 0 En la salida se obtiene el
Ca1 del código binario correspondiente a la
entrada.
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CODIFICADORES
Aplicaciones Codificador de un teclado
utilizando un codificador prioritario decimal a
BCD (74147).
74147
Las teclas se representan mediante 10 pulsadores
la línea correspondiente está a nivel alto cuando
la tecla no está pulsada. Al pulsar una tecla, la
línea se conecta a tierra activando la entrada
correspondiente del codificador. La tecla 0 no
está conectada ya que la salida BCD complementada
es 1111 cuando ninguna tecla está pulsada y no
necesita codificación.
Codificación de los 10 dígitos decimales de una
computadora para ser procesados por un circuito
lógico. El dígito decimal se codifica a su código
BCD
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CODIFICADORES
Otras aplicaciones Convertidor A/D
25
MULTIPLEXORES
E0
Mux.

• Son circuitos con 2n entradas de información, n
  líneas de selección y una salida
• El multiplexor coloca en la salida el valor de la
  entrada seleccionada por las líneas de selección.
• Se trata en realidad de un conmutador
  electrónico.

E1
Z
.
.
2n-1
.
E2n-1

S0
S1
Sn-1
E0
Salida
E1
Entradas de información (canales)
Z
.
.
.
E2n-1

S1
S0
Sn-1
Entradas de selección (selectores)
26
MULTIPLEXORES
Ejemplo Multiplexor de 4 canales (4 a 1)
E0
Mux
E0
B MSB A LSB
E1
S
E1
E2
4-1
E2
E3
E3
B
A
Este multiplexor se puede implementar de la
siguiente forma
S BA.E0 BA.E1 BA.E2 BA.E3 m0.E0 m1.E1
m2.E2 m3.E3
27
MULTIPLEXORES
Extensión de multiplexores
Mux 8 -1
Ejemplo Multiplexor de 16 canales (16 a 1) a
partir de multiplexores de 8 canales
Mux 2 -1
Mux 8 -1
D MSB A LSB
28
MULTIPLEXORES
Aplicaciones Generación de funciones lógicas (I)
Generación de funciones lógicas con un Mx del
mismo nº de selectores que el nº de variables de
la función.
f( C,B,A) m0 m1 m2 m4 m6
Mux
29
MULTIPLEXORES
Aplicaciones Generación de funciones lógicas (II)
Generación de funciones lógicas con un Mx de
menor nº de selectores que el nº de variables de
la función.
Mux
E0 E1 E2 E3
1
0
f
Z
S1 S0
C
B A
30
MULTIPLEXORES
CMOS comerciales
74C150 74C151 74C153 4051 Analógico. 2 a
1 4052 Analógico. 4 a 1 4053 Analógico. 8 a
1 4066 Interruptores analógicos
TTL comerciales 74150 16 a 1. Salida nivel
bajo. 74151 8 a 1. Doble salida (nivel alto y
bajo) 74153 4 a 1. 74157 2 a 1. 74158 2 a 1.
Salida nivel bajo
31
MULTIPLEXORES
32
DEMULTIPLEXORES

• Tienen 1 entrada de información, 2n salidas y n
  líneas de selección
• En la salida aparece el valor de la entrada que
  se encuentra seleccionada por las líneas de
  selección.
• Realizan la función inversa de los multiplexores.

Ejemplo Demultiplexor de 1 a 4
Si E.mi
33
DEMULTIPLEXORES

• Como en un demultiplexor Si Emi, se puede
  usar como demultiplexor un
• decodificador con entrada de habilitación (o
  inhibición)
• Se utiliza como entrada del demux la entrada de
  habilitación del decodificador.
• Ejemplo
• 74154 Decodificador/Demultiplexor de 4 a 16

D
S0
Entradas de selección
C
S1
B
S2
A
74154
Entrada E
G1
G2
S15
34
DEMULTIPLEXORES
Aplicaciones
2n Entradas
2n Salidas
Nº total de líneas n1 en lugar de 2n
DEMUX
MUX
Entradas de Selección (n)
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CIRCUITOS ARITMÉTICOS
Aritmética de los nºs binarios
Las operaciones básicas que realiza una ALU
(unidad aritmético-lógica) en un computador
son - Comparación de nºs (AB, AgtB, AltB) -
Suma - Resta - Multiplicación y división
36
CIRCUITOS ARITMÉTICOS
Comparadores
a
Comparan las magnitudes de dos cantidades
binarias.
Y
b
Un comparador básico lo constituye la puerta XOR.
La comparación de nº binarios de dos bits A (a1,
a0) y B (b1, b0) requiere una XOR adicional.
a
1
b
1
F
F 1 si A B
a
0
b
0
37
CIRCUITOS ARITMÉTICOS
Comparadores
Comparador de 4 bits
Compara dos nºs binarios de 4 bits A y B e indica
en la salida cuál es el mayor o si son iguales,
si los 4 bits forman parte de un nº de más bits,
las entradas AgtB, AB y AltB se utilizan para
llevar el resultado de la comparación de los MSB.
A0
A1
A2
A3
AgtB
Tabla de funcionamiento
AgtB
AB
AB
AltB
AltB

ENTRADAS




SALIDAS


B0
B1
A B

A gt B

A lt B

A B

A gt B

A lt B

A B

B2
A gt B

X

X

X

1

0

0

B3
A lt B

X

X

X

0

1

0

A B

0

0

1

0

0

1

A B

0

1

0

0

1

0

A B

1

0

0

1

0

0


38
CIRCUITOS ARITMÉTICOS
Comparadores Extensión de comparadores
Comparación de dos nº de 8 bits A (a7 a6a0) y
B (b7 b6b0)
39
CIRCUITOS ARITMÉTICOS
Sumadores
semisumador
Esta operación la realiza el semisumador
S
A a. b
a
A
b
40
CIRCUITOS ARITMÉTICOS
Sumadores
Sumador completo
Acepta dos bits de entrada y un acarreo
procedente de una etapa anterior y genera una
salida de suma y un acarreo de salida.
41
CIRCUITOS ARITMÉTICOS
Sumadores
Los sumadores se conectan en cadena para
conseguir sumadores de más capacidad
Se encuentran realizados en C.I. sumadores de 4
bits.
Se implementan mediante cuatro sumadores
completos. Los acarreos son internos excepto un
acarreo de entrada CE y otro de salida CS que
permiten la conexión de varios sumadores.
42
CIRCUITOS ARITMÉTICOS
Resta binaria en Ca1 (poco utilizado)
43
CIRCUITOS ARITMÉTICOS
Resta binaria en Ca2 (el más utilizado)
44
CIRCUITOS ARITMÉTICOS
Bit de signo
45
CIRCUITOS ARITMÉTICOS
Restadores
Representado en complemento a 1
Sumador-restador en Ca1
D M - S M (-S)
X
La resta binaria se realiza mediante la suma de
complementos. Con el convenio del Ca1 y bit de
signo, la resta se obtiene sumando al minuendo el
Ca1 del sustraendo, sumando además al bit menos
significativo del resultado el acarreo de orden
superior obtenido. Si el resultado es positivo
se produce acarreo y se obtiene bit de signo 0
y si es negativo no se produce acarreo, se
obtiene el Ca1 del resultado directamente siendo
el bit de signo 1.
C0
4
A
S
4
S-R en Ca1
4
4
B
C4
X 0 sumador X 1 restador
Ejemplo de resultado positivo
1
010010011
46
CIRCUITOS ARITMÉTICOS
Restadores
Representado en complemento a 2
Sumador-restador en Ca2
D M - S M (-S)
Se suma al minuendo el Ca2 del sustraendo. Si el
resultado es positivo, se produce un acarreo que
no se tiene en cuenta y bit de signo 0, si el
resultado es negativo no se produce acarreo, se
obtiene el Ca2 directamente siendo el bit de
signo 1.
X 0 sumador X 1 restador
A 011011101
B 001001010
Ca2 B 110110110
Ejemplo de resultado positivo
BS
47
CIRCUITOS ARITMÉTICOS
Resumen resta
NOTA Con 8 bits tenemos 127 y -128.
48
CIRCUITOS ARITMÉTICOS
Resumen resta en Ca2 (la más utilizada)
(-2)(-3)
(-2)-(-3)
(-8)2
1110 1101 1011
1110 0011 0001
1000 0010 1010



-6
-5
1
C0
C1
C1
Si se modifica el bit de signo, hemos sobrepasado
la capacidad (el resultado necesita mas bits)
76
(-5)(-4)
El Acarreo (C) no representa nada
0111 0110 1101
1011 1100 0111


Sale negativo?
Sale positivo?
El resultado no se puede representar con 3 bits.
C0
C1