Prsentation PowerPoint

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Electronique numérique et Microprocesseurs Partie
2 Processeurs Pierre Courtellemont Chapitre 6
E/S analogiques
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(No Transcript)
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Principe dune chaîne dacquisition
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Constituants de la chaîne dacquisition ( une des
formes possibles)
Capteur i
Capteur 1
Capteur n
conditionneur
amplificateur
filtre
multiplexage
SH
CAN
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La partie contrôlée de la chaîne peut prendre
plusieurs formes
Avantages acquisition simultanée (synchrone)
possible, plus rapide, ou à linverse, CAN
nécessaires moins rapides, SH peut-être non
nécessaires, chaque voie peut-être adaptée au
capteur, voies déportées près des sources,
transmission numérique Inconvénients coût !
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Autre solution
SH
SH
. . .
Multiplexeur analogique
CAN
logique
Avantages 1 seul CAN donc - cher, mais CAN doit
être rapide, acquisition synchrone possible, ou
échantillonnage dune voie pendant blocage et
conversion dune autre Inconvénients coût si
CAN performant
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3ème solution
. . .
Multiplexeur analogique
SH
CAN
logique
Avantages 1 seul CAN, 1 seul S/H solution la
plus économique et la plus répandue Inconvénients
solution la moins performante, pas
dacquisition synchrone possible
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Le rôle dun échantillonneur bloqueur (S/H) est
de maintenir constante lamplitude de
léchantillon prélevé tous les Te durant le temps
Tc nécessaire à sa conversion.
SH
Sous certaines conditions, lemploi dun S/H peut
ne pas être nécessaire. Pour le montrer,
considérons un signal dentrée sinusoïdal e
E sin ( 2pf t )
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Les variations les plus grandes du signal pendant
un temps dt est de/dt )max E. 2pf Un
convertisseur dont la pleine échelle correspond à
une amplitude de 2E et a une résolution de n bits
présente un pas de quantification q 2E / 2n Si
les variations de lentrée sont inférieures à la
résolution du CAN, il nest pas nécessaire de
bloquer lentrée. Cela sécrit de/dt )max
Tc lt q Cest à dire p f Tc lt 1/2n ou
f lt 1 / 2npTc Exemple n8 bits, Tc1ms alors
f1,2 kHz. (120 Hz pour 10 ms). Mais pour une
mesure de température ambiante
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Réalisation dun SH
Suivant les modèles, le condensateur est intégré
ou à choisir. Les caractéristiques principales
dun S/H sont le temps dacquisition et la
précision. En effet, la charge du condensateur
prend un certain temps dépendant de la capacité,
et le maintien à une valeur constante (pendant le
blocage) dépend également de la capacité
(résistances de fuite)
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Temps dacquisition
Caractéristiques de quelques modèles
Le temps douverture est le temps de  réaction 
de linterrupteur.
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CAN opération de quantification
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La quantification est entachée derreurs
possibles - Erreurs doffset
- Erreurs de gain
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Erreurs de linéarité - Erreur de linéarité
différentielle - Erreur de linéarité
intégrale
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Erreur de monotonicité
problématique en régulation
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Différents types de CAN - CAN simple
rampe - CAN double ou quadruple rampe - CAN à
approximations successives - CAN flash ou semi
flash - CAN S/D ...
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Principe du convertisseur simple rampe
Avantages simple et peu coûteux. Inconvénients
- dépend de C donc de la tolérance sur C, -
lent, - incertitude de 1 période en début et fin
soit une erreur moyenne de 1,5 quantum.
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Variantes - La rampe peut être numérique
(sortie dun CNA) - Double rampe
Décharge sous -Vréf
Charge sous Vin, Tension inconnue Pente Vin/RC
Les ordonnées sont égales Vin/RC T0 Vréf/RC
T et Vin Vréf T/T0 Encore plus
lents, mais très précis (18 bits). Utilisés en
instrumentation de valeurs quasi constantes
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Convertisseur à approximations successives Issu
dun convertisseur à comptage, ou la sortie dun
CNA, dont lentrée est un compteur, est comparée
à la tension inconnue. Ici, on part de la
mi-échelle, et on restreint lencadrement, par
 approximations successives 
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Pour un CAN N bits, on obtient la conversion en N
coups
Pour un CAN 16 bits, il lui faut en moyenne un
temps de conversion de 10µs. Il est très adapté à
des signaux audio. Très utilisé, il est cependant
moins rapide que les convertisseurs Flash.
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Convertisseur flash
C'est un réseau de comparateur mis en parallèle.
Un codage sur n bits nécessite 2n-1 comparateurs
et résistances. La conversion est faite en un
coup dhorloge, c'est un système qui est donc
très rapide (1-gt300Mhz) mais qui est très
coûteux. Utilisé en vidéo (30Mhz), il est limité
à 12 bits.
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On peut réduire le coût par le nombre de
comparateurs en utilisant un convertisseur série
parallèle ou semi-flash
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Convertisseur sigma-delta Réalise un codage 1
bit, à fréquence déchantillonnage beaucoup plus
élevée
Très favorable en matière de rapport Signal/Bruit
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Le MSP430 et lacquisition de données analogiques.
Caractéristiques - 8 entrées analogiques -
Sources de tension programmable -
Echantillonneur-bloqueur intégré - 16 registres
de conversion - 18 sources dinterruptions -
résolution 12 bits - Monotonicité assurée sur
toute léchelle
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(No Transcript)
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Les opérations de conversion dépendent dune
horloge 5CAN à approximations successives).
Lhorloge peut être lune des horloges système
MCLK, ACLK, SMCLK ou un oscillateur interne
ADC12CLK à 5MHz. Le départ de conversion peut
être obtenu de différentes manières le bit
ADC12SC (Start Conversion) la sortie du Timer
A la sortie du Timer (unité 0) la sortie du
Timer (unité 1) Plusieurs modes de conversion
sont possibles 1 seule voie, plusieurs voies
séquentiellement
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Résultats successifs dans plusieurs mémoires
Résultats successifs dans 1 même mémoire
Résultats dans autant de mémoires que de voies
Résultat dans 1 mémoire
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18 sources dinterruption - ADC12IFG0-ADC12IFG15
- ADC12OV, ADC12MEMx overflow - ADC12TOV, ADC12
conversion time overflow Les 16 premiers bits
sont mis à 1 quand la mémoire correspondante (de
0 à 15) est chargée par un résultat de
conversion. Il y a demande dinterruptio que si
le bit correspondant ADC12IEx (et le bit GIE )
sont à 1. Le ADC12OV est positionné si le
résultat dune conversion intervient et mis dans
une mémoire ADC12MEMx avant que le résultat
précédent soit lu. Le ADC12TOV est positionné si
un ordre déchantillonnage est donné alors que la
conversion courante nest pas terminée.
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37 registres au total ! mais
16 mémoires
Et leur registre de contrôle associé
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Il y a 5 registres à étudier pour programmer le
ADC12
Exemple quelques bits de ADC12CTL0
Définissent le temps déchantillonnage
Start of Conversion
Réf 2.5 ou 1.5V
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Le registre IFG contient les 16 drapeaux
dinterruptions (contrôlés par autant de bits du
registre Int. Enable Reg.) qui passent à 1 quand
la mémoire correspondante est remplie dun
résultat. Ces bits peuvent être remis à zéro par
logiciel, mais sont remis à zéro automatiquement
quand la mémoire concernée est lue.
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setup bis.b 01h,P6SEL
entrée P6.0 sélectionnée du ADC12 mov
REFONREF2_5VADC12ONSHT0_2,ADC12CTL0

Turn on 2.5V ref, set samp time mov
SHP,ADC12CTL1 Use sampling
timer mov.b SREF_1,ADC12MCTL0
VrVref bis.w ENC,ADC12CTL0
autorise conversions startc bis.w
ADC12SC,ADC12CTL0 démarre
sampling/conversion test bit
BIT0,ADC12IFG Conversion
finie ? jz testIFG
Non, on teste encore mov
ADC12MEM0, R5 résultat
(registre MEM0)
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Annexe Fonctionnement dun CNA
CNA à résistances pondérées
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CNA à réseau R-2R
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• Eléments sur la théorie de léchantillonnage
• On se rappellera que la fréquence
  déchantillonnage doit être au moins du double de
  la plus haute fréquence du signal dentrée
  (théorème déchantillonnage)
• Illustrations
• - Approche temporelle applet 1
• - Approche fréquentielle applet 2