LASTI Projet Signal - Architecture

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LASTIProjet Signal - Architecture
Méthodologies de conception de circuits et
systèmes intégrés en télécommunications

• ENSSAT - LASTI - Université de Rennes 1
• 6 Rue de Kérampont - F-22300 LANNION
• http//archi.enssat.fr/

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LASTI

• Equipe UPRES-EA 1252
• Groupe Image
• 4 Membres permanents 1 Prof, 3 MC
• 2 Doctorants, 1 IR
• Groupe Signal - Architecture
  http//archi.enssat.fr/
• 7 Membres permanents 1 Prof, 5 MC, 1 PAST
• 6 Doctorants, 2 ATER, 2 IR, 1 PI
• 1 IR (20), 1 technicien (20)
• DRT / DEA / Ingénieur

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Equipe Signal Architecture

• Membres permanents
• Daniel Chillet, Michel Corazza, Hélène Dubois,
  Michel Guitton, Sébastien Pillement,
  Pascal Scalart, Olivier Sentieys
• Membres contractuels
• Stanislaw Piestrak Professeur invité,
  Université de Wroclaw
• Okito Dedou, Delphine Le Guen ATER
• Philippe Cosquer, Philippe Quemerais IR
• Doctorants
• David Saillé, Matthieu Denoual, Raofeng Yu,
  Raphaël David, Daniel Ménard, Alexandre Buisson
  (FT RD Rennes)
• Stagiaires

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Equipe Signal Architecture

• Doctorants
• Joseph Dedou (2000)
• Synthèse architecturale de circuits asynchrones
• David Saille
• Conception basse consommation des unités de
  mémorisation
• Matthieu Denoual
• Estimation de haut niveau de la consommation
• Raofeng Yu
• Floorplanning et synthèse de haut niveau de
  circuits DSM
• Alexandre Buisson (thèse en collaboration avec le
  CCETT)
• Implémentation efficace d'un codeur hiérarchique
  granulaire d'objets vidéo
• Daniel Ménard
• Compilation sur architectures virgule fixe
• Raphaël David
• Architectures reconfigurables enfouies pour les
  télécommunications mobiles

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Thèmes de recherche actuels

• Conception d'Architecture et de Systèmes
• Synthèse de haut niveau
• Synthèse dunités mémoire hiérarchiques
• Estimation et réduction de la consommation
• Synthèse et génération de code pour DSP virgule
  fixe
• Développement de l'environnement de synthèse BSS

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High-Level Synthesis
Main() tmp xn H(0) FOR i IN 1 TO N-1
LOOP tmp tmp x(i) H(i) END LOOP yn
lt tmp FOR i IN N-1 DOWNTO 2 LOOP x(i)
x(i-1) END LOOP x(1) xn WAIT FOR
cadence
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Anatomie
Spécification
Compilation
Ordonnancement
Transformations
CDFG
Mémoire
Allocation
Sélection
Modèle architectural
Assignation Optimisation
Traitement
Contrôle
Mémoire
Interface
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Synthèse de haut niveau

• Synthèse Unité de Traitement
• Modèle de contrôle
• Module sélection
• Ordonnancement
• Synthèse Unité Mémoire
• Méthode originale
• Sélection et hiérarchie
• Synthèse des bancs mémoire et générateurs

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Estimation probabiliste

• Approche originale pour quantifier et
  caractériser la nature des besoins matériels sous
  contraintes
• Quel est le nombre probable de ressources
  actives à un instant t lors de lexécution de
  lalgorithme

• Opérateurs
• Registres
• Interconnexions
• Lois de probabilités

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BSS Framework
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Breizh Synthesis System
http//archi.enssat.fr/bss
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ASIP Model

• VLIW Control Model
• Hierarchical Design

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Power Check

• Probabilistic signal model (DBT model)
• Taking into account signal properties
• Propagation of signal properties through
  architecture
• Power estimation on PU, MU

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Architecture Model
Data Bus
Processing Unit
Memory Unit blocks associated generators
Controls
Control Unit FSM, counter ROM
Communication Unit
Addresses
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Registers, bus

• Registers
• Bus

MSB
Ctrack
Cadjacent_track
Cadjacent_track
Ctrack
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Control

• Control Unit Finite State Machine
• State register
• Evaluation of the steady-state probabilities
• Evaluation of the real transition probabilities
• Calculation of the power dissipated

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Control

• Finite State Machine
• Logical block
• Criteria related to the size of the logical block
• Criteria related to the activity of the block
• Dependence between the input and the output

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Memory

• Evaluation of internal capacitances (Wilton
  Jouppi)
• Taking into account the transition probabilities
• Addressing
• Data output
• Ex data output

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Operators
Adder
Multiplier
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Signal propagation
Propagate signal through architecture

• Registers, buses
• Multiplexors

21
Signal propagation
Propagate signal through architecture
Multiplier
Adder
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Results
Straightforward approach
Approach trading multiplication by additions
Architecture C
Architecture A
Architecture B
Power estimation results architectural level and
gate level Errors corresponding estimation
value compared to gate level / corresponding
estimation value compared to architectural
estimation value using random input signals
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Thèmes de recherche actuels

• Nouvelles techniques et technologies
• Circuits asynchrones
• Arithmétiques rapides (RNS)
• Réutilisation de composants virtuels (IP)
• Floorplanning de haut-niveau en DSM et FPGA
• Architectures reconfigurables enfouies
• Plate-Forme de développement
• Logique à valeur multiple

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Circuits Submicroniques

• Les interconnexions déterminent majoritairement
  la puissance dissipée et les performances

http//www.chips.ibm.com
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Floorplanning de haut niveau

• Estimation de surface
• Placement des blocs
• Fonctions de formes
• Surface des interconnexions
• Canaux de routage
• Distribution des plots
• Niveaux de métal
• Estimation temporelle
• Chemin critique
• FPGA

D
A
F
E
C
G
B
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Méthodologie
(D, E, F, G)
(A, B, C)
Partitionnement Arbre de coupe
Std. Cells ou FPGA
Connexions
Interconnexions
Placement optimal
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Circuits asynchrones

• Principe
• Potentiels
• Pas de dérive d'horloge
• Faible consommation
• Performances en temps moyen
• Limites
• Augmentation de la surface
• Difficultés de conception Méthode
• Non prédictibles

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Modèle architectural

• Bibliothèque d'opérateurs
• Techniques statistiques dmoy
• Logique statique, double rail
• Ordonnancement
• Assignation
• Statique ou dynamique

dmoy
Tcc
Statique
Dynamique
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Arithmétique RNS

• Système des nombres résidus
• X X1, X2, XL, Xj X mod Ai
• Opérations réalisables en structure parallèle
• X1, X2, XL o Y1, Y2, YL Z1, Z2, ZL
• Zj (Xj o Yj) mod Aj

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Méthodologie
Spécifications

• Définition d'un ensemble de composants de base
• Étude des problèmes liés à la dynamique
• Mise en œuvre de la méthodologie
• Collaboration avec Université de Wroclaw

Compilation
Stimuli des entrées
Estimation de la dynamique
Graphe flot de données
Synthèse du Processeur RNS
Bibliothèque
Spécifications de niveau RT de larchitecture
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Thèmes de recherche actuels

• Nouvelles techniques et technologies
• Circuits asynchrones
• Arithmétiques rapides (RNS)
• Réutilisation de composants virtuels (IP)
• Floorplanning de haut-niveau en DSM et FPGA
• Architectures reconfigurables enfouies
• Plate-Forme de développement
• Logique à valeur multiple

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Évolution des applications

• Télécommunications mobiles de 3ème génération
• Fonctions multimédia
• Mobilité
• Grand public

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Applications
Cellular generations
3G
Log Complexity
2G
1G
1982 1992 2002
2012
Time
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Terminal Multimédia Portable

• Multimédia
• Visioconférence
• Interfaces
• Reconnaissance vocale
• Stylo inertiel
• Cryptage, authentification
• Mobilité
• UMTS (remplaçant du GSM)
• Internet
• Connexion réseaux locaux

2005 mobilité et durée de vie des batteries
d'un agenda, capacité multimédia d'un PC
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Communications sans fil
Source Coder
Image
Multiplex
Multiple Access
Channel Coder
Modulator
Power Amplifier
Voice
Smart Antennas
TDMA W-CDMA
Turbo Coder
MPEG4 MP3/AC3 Internet access
Image
Demult.
Multiple Access
Channel Decoder
Demodul. Equalizer
RF Filter
Voice
Source Decoder
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Terminal Multimédia Portable

• Traitement
• 6-10 Milliards d'Instructions / sec
• Autonomie 10h
• Poids 500g (batteries)

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Systèmes sur Silicium (SOC)
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Productivité vs complexité
10 000 000 1 000 000 100 000 10 000 1 000 100 10
1981 1983 1985 1987 1989 1991 1993 1995 1997 1999
2001 2003 2005 2007 2009
Complexité 58 / an
Outils ?
K Transistors par puce
Productivité 21 / an
SIA 97
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Architectural trade-off
Energy/Flexibility Tradeoffs
Example Correlator for CDMA Radio
Arm 6 core (5V, 20 MHz) 2765 nJ 167697
fJsec Xilinx 4003 (5V, 64 MHz) 394 nJ 394
fJsec ASIC Datapath (1.5V, 64 MHz) 1.2 nJ 1.04
fJsec Energy/symbol Normalized Energy-Delay
Product (5V)
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Architectural trade-off
1000
Dedicated HW
100
Energy Efficiency MOPS/mW (or MIPS/mW)
10
1
0.1
Flexibility (Coverage)
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Systèmes sur Silicium (SOC)

• Cœur de µP
• Protocole et contrôle
• Interface utilisateur
• Reconfigurable
• Calculs logiques
• Calculs arithmétiques
• Flexibilité
• Mémoires
• Analogique
• A/D
• RF, modulation

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Travaux en coursNiveau applicatif

• Télécommunications mobiles 3G
• WCDMA - UMTS
• Rake receiver
• Détection multi-utilisateur
• JPEG 2000
• MPEG 4
• Codage maillé 2D hiérarchique et déformable

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Contrats en cours

• France Telecom - CNET Grenoble, UBS
• projet MILPAT labellisé
• UBS, I3S, Philips-VLSI Technology
• projet SCORE télécom CNRS
• Convention FEDER  CAO de circuits 
• Université de Wroclaw projet mRNS
• Université Catholique de Louvain

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Contrats en cours

• ST Microelectronics (Grenoble, San José)
• Evaluation de l'architecture du Lx pour les
  applications 3G
• Expertise de l'architecture et du compilateur
• Evolution du Lx
• JPEG2000, WCDMA, Codage vidéo maillé
• Méthodes de conception de systèmes sur silicium
  reconfigurables
• ST, ENSSAT, UBO

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Contrats en cours

• EDO Inc. (Austin)
• Circuits en logiques MVL/SUS-LOC
• Vérification et caractérisation
• Développement d'un DSP