ELE6306 : Test de syst

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ELE6306 Test de systèmes électroniques Test
intégré et Modèle de faute de délai

• Etudiante S. BENCHIKH
• Professeur A. Khouas
• Département de génie électrique
• École Polytechnique de Montréal

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Plan du projet

• Introduction
• Problématique
• Description des outils de base
• Génération des séquences SIC
• Comparaison des test
• Conclusion

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• INTRODUCTION

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EVOLUTION DE LA SURFACE DINTEGRATION ET DE LA
SURFACE DE LA PUCE
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• PROBLEMATIQUE

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TECHNOLOGIE DES VLSI

• Amélioration de la fiabilité des circuits
• Diminution de la marge de bruit

• Accroissement de la complexité des circuits
• Exposition aux erreurs et défaillances

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DESCRIPTION DES OUTILS DE BASE
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LE TEST DES CIRCUITS SIMPOSE
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VALIDATION DE LA CHAINE DE PRODUCTION

• Mesure de la qualité
• Mesure de la fiabilité
• Augmentation du rendement de la production

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LE TEST

• Test interne
• Test externe

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DFT

• Technique AD-Hoc
• Ensemble de règles à respecter en vu de rendre la
  conception plus testable

• Technique structurale
• Accès aux nœuds interne du circuit tout en
  limitant le nombre dentrées /sorties
  supplémentaires prévues à cet effet.

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Pourquoi le BIST et non EAT

• Moins rapide que le circuit à tester.
• Augmentation des performances temporelles de 12
  par rapport à 30 des performances des circuits

• Test le circuit avec son horloge interne donc
  avec sa fréquence nominale
• Réduction des données de test à stocker
• Réduction du temps de test
• Réduction du coût.

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LE CHOIX DE LARCHITECTURE DU TEST

• La surface supplémentaire due au test
• Limpact sur les performances du circuit
• La puissance supplémentaire dissipée
• Le temps dapplication des vecteurs de test
• Le temps nécessaire au développement et à
  lintégration du test dans le circuit
• La qualité du test.
• Taux de couverture élevé

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Estimation sur les délais en fonction de la
génération technologique
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MODELES DE FAUTE

• Faute de délais
• Faute de court circuit
• Faute de collage

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Observation de la panne
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test de délai robuste
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Test non robust
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Faute de court-circuit
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LA GÉNÉRATION

• Vecteurs de test
• Controler les fautes à partir des PI
• Observer les fautes à partir des PO
• Génération des vecteurs de test
• Vecteur spécifique faute donnée
• Améliorer la qualité des vecteurs de test
• Réduire le coût du test

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Génération des vecteurs de test

• Génération Manuelle
• Génération Exhaustive
• Génération Pseudo-aleatoire
• Génération Déterministe
• Génération mixte.

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CHOIX DE LA MÉTHODE
Nombre dentrée très important Ajout de surface important Type de faute spécifique Séquence de test importante
Génération manuelle Non lieu Non Non Oui
Génération exhaustive Non lieu Non Non Oui
Génération pseudo-aléatoire Oui Non Non Oui
Génération déterministe Oui Oui Oui Non
Génération mixte oui Non Oui Non
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Analyse des méthodes de test

• Taux de couverture des fautes
• Longueur de la séquence de test
• Laugmentation en surface

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• GÉNÉRATION DE SÉQUENCES SIC

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Générateur du test intégré

• Un générateur pseudo-aléatoire
• Utilise un registre à décalage à rétroaction
  linéaire LFSR

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SÉQUENCES MIC et SIC

• Multiple input change produit des vecteurs
  successifs qui diffèrent de plusieurs bits
• Single input change produit des vecteurs
  successifs qui diffèrent dun bit.

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GÉNÉRATEUR AVEC REGISTRE À DÉCALAGE
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GENERATEUR RSIC
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Propriété du LFSR Aléatoire ou RSIC

• Génération de toutes le paires de vecteurs
  possibles
• Générateur de vecteurs non corrélés
• Génération dune séquence de longueur maximale

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Génération de toutes les paires de vecteurs
possibles

• LFSR de degré k
• Séquence de 2k -1 vecteurs
• m entrées k 2m 1

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Générateur de vecteurs non corrélés

• A chaque cycle dhorloge , le LFSR produit un
  nouveau vecteur
• Les bits générés par le deuxième vecteur sont
  différent du premier
• s nombre de décalage dans le registre avant de
  prélever un nouveau vecteur
• s m ou mlt s lt(2k-1-m).

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Génération dune séquence de longueur maximale

• s et 2k-1 premiers entre eux, pour générer tous
  les vecteurs de la séquence.

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• VALIDATION DES TEST

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Efficacité SIC et MIC
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Faute de délai et le RSIC
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Test robuste de délai et le RMIC
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Différent modèle de fautes
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Environnement bilbo et laugmentation en surface
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Conclusion des tests

• Lutilisation de la séquence RSIC lors de la
  conception ferait augmenter le taux de couverture
  des fautes du circuit
• Mais la longueur des séquences utilisée pour le
  test des circuits nest pas négligeable
• Ceci engendrerai une augmentation dans le coût si
  lestimation est mal faite

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Conclusion

• La génération de vecteurs de test et la
  vérification automatique sauve beaucoup dheure
  de travail et économise pour les concepteurs
  beaucoup dargents.
• Pour les circuits complexes, lutilisation
  dalgorithme générique en combinaison avec des
  algorithmes déterministes sont recommandés.
• Pour les circuits non complexes, la vérification
  systématique est possible.
• Le recours aux algorithmes de compression de
  donnée et de pad ferrait aussi gagner aux
  concepteurs beaucoup dargent et de temps.
• Les fautes de délai sont toujours et resterons un
  problème avec laccroissement spectaculaire de la
  complexité des CI