Realizzazione di un modulo di sincronizzazione hardware per un

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Realizzazione di un modulo di sincronizzazione
hardware per unarchitettura multiprocessore su
FPGA

• Relatore Fabrizio Ferrandi
• Correlatore Marco Domenico Santambrogio

Davide Candiloro - Matr.652150 Giacomo Giacchetti
- Matr.658200
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Sommario

• Obiettivi
• Strumenti utilizzati
• Architettura
• Modulo di sincronizzazione
• Risultati dei test
• Conclusioni e sviluppi futuri

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Obiettivi

• Data unarchitettura multiprocessore impiegante
  un modulo di sincronizzazione hardware.
• Implementare un nuovo modulo di sincronizzazione
  che riduca loccupazione dellarchitettura su una
  FPGA.
• Testare il funzionamento del modulo creato con
  particolare attenzione allalgoritmo di Boruvka
  per la ricerca del cammino minimo in un grafo
  pesato e non orientato.

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Componenti utilizzati

• Alcuni componenti integrati allinterno della
  FPGA Xilinx Virtex-II Pro sono
• Quattro processori MicroBlaze
• Ottimizzati per sistemi embedded
• HARVARD
• Soft core processor
• Le memorie BRAM
• Le interconnessioni
• Il bus arbitrato OPB
• Il canale punto-punto monodirezionale FSL

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Architettura CERBERO
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Le primitive di sincronizzazione

• Dato che i quattro processori eseguono il
  medesimo programma parallelo ed accedono ai
  medesimi dati sono necessarie le seguenti
  primitive
• Fondamentali
• LOCK per acquisire laccesso esclusivo ad una
  risorsa da parte di uno dei processori.
• UNLOCK per rilasciare la risorsa
  precedentemente acquisita.
• BARRIER per sincronizzare i processori in un
  determinato punto dellesecuzione del programma.
• Ausiliaria
• ID assegna un identificativo ad ogni processore.

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I moduli di sincronizzazione
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Implementazione schema di una macchina a stati
finiti

• Per ogni comando ricevuto
• Attesa e lettura comando.
• Invio dellindirizzo alle BRAM e attesa del
  risultato.
• Decodifica ed esecuzione del comando aggiornando
  se opportuno le memorie BRAM.
• Invio al processore della stringa di risposta.

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Esempio LOCK-UNLOCK
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Esempio BARRIER
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Tempi di esecuzione a confronto
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Speedup dellalgoritmo calcolante il filtro
mediano
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Speedup dellalgoritmo di Boruvka
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Conclusioni e Sviluppi futuri

• CONCLUSIONI
• I test svolti dimostrano che è possibile ottenere
  un buon grado di scaling se vengono implementati
  algoritmi dai quali si riesce ad estrarre un
  adeguato livello di parallelismo.
• SVILUPPI FUTURI
• Utilizzo di un bus più veloce (PLB anziché OPB).
• Architettura mista MicroBlaze PowerPc.

Modulo originario Modulo ottimizzato
occupazione 8 3
BRAM utilizzate 4 2
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FINE PRESENTAZIONE