Title: R
1Réduction de la consommation de puissance durant
le test des circuits munis de chaines de scan
2PLAN
- Introduction
- Classification des Techniques de réduction de la
consommation - Techniques étudiées dans ce travail
- Réordonnancement des bascules de la chaîne de
scan - Contrôle des entrées primaires du circuit
- Compaction de la séquence de test
- Segmentation de la chaîne de scan
- Inhibition de lactivité de commutation
- Comparaison des techniques étudiées
- Discussion
-
3Introduction
- Linsertion de chaines de scan est une technique
de conception en vue du test les plus utilisées - Lutilsation des chaines de scan peut augmenter
la surconsommation du circuit durant le test
jusquà 200 par rapport au fonctionnement normal
du circuit - Cette surconsommation augmente le cout du test en
augmentant le temps de test
4Introduction
- Laugmentation de la puissance consommée durant
le test est dû au fait que les vecteurs sont non
corrélés durant le test mais ils le sont
fortement durant la phase normale - La non corrélation implique un nombre élevé de
transitions
5Classification des Techniques de réduction de la
consommation
- Existence de différents types de solutions
- En modifiant les paramètres de conception
- -réduction de la fréquence dhorloge durant le
test - -augmentation des lignes dalimentation
- En modifiant le circuit
- En adaptant la procédure de test
- La modification des paramètres de conception est
un type de solution rejeté dans la majorité des
cas.
6PLAN
- Introduction
- Classification des Techniques de réduction de la
consommation - Techniques étudiées dans ce travail
- Réordonnancement des bascules de la chaîne de
scan - Contrôler les entrées primaires du circuit
- Compaction de la séquence de test
- Segmentation de la chaîne de scan
- Inhibition de lactivité de commutation
- Comparaison des techniques étudiées
- Discussion
-
7Réordonnancement des bascules de la chaîne de
scan
- Principe réduire le nombre de transitions sur la
donnée de test en modifiant lordre des bascules
dans la chaîne de scan.
8Réordonnancement des bascules de la chaîne de
scan
- calcul de la solution initiale à partir de 50
solutions aléatoires. - Amélioration de la solution initiale en utilisant
un algorithme de recuit simulé. - la réduction obtenue en utilisant cette methode
est de lordre de 10 à 25 - Gros inconvénient de cette technique est le temps
de calcul qui la rend inutilisable pour les
circuits dont la chaine de scan est de taille
importante
9Contrôler les entrées primaires du circuit
- Principe appliquer un vecteur sur les entrées
principale du circuit permettant de réduire ou
déliminer les transitions dans le circuit
combinatoire durant la phase de scan.
Applique le vecteur 11x0 sur les entrees pour
bloquer les bascules 11,8 et 12
10Contrôler les entrées primaires du circuit
- Le point le plus important est de trouver le
vecteur optimal qui permet de diminuer le nombre
de transition dans la partie combinatoire durant
la phase de scan. - Pour éviter des temps de calculs prohibitifs, on
a implementé un algorithme nommé C-algorithm
permettant de trouver les vecteurs optimales avec
un temps de calcul acceptable. - Les résultats expérimentaux donnent une réduction
de lordre de 13 en moyen. - Cette technique peut être implémentéé en
complément dautres techniques.
11Compaction de la séquence de test
- Principe fusionner des vecteurs de test
compatibles en remplaçant les X dans les vecteurs
par des valeurs qui permettent de réduire le
nombre de transition dans un vecteur et ainsi la
puissance dissipée . - Le pourcentage de réduction peut atteindre
jusquà 70 dans les chaines de scan. - Cette méthode est moins efficace pour les test
ayant un grand nombre de vecteurs de test.
12Segmentation de la chaîne de scan
- Principe diviser la chaine de scan du circuit en
plusieurs sous chaines et nactiver quune seule
sous chaine à la fois.
13Segmentation de la chaîne de scan
- Avec une segmentation de la chaine de scan en 3
sous chaines on peut atteindre jusquà 70 de la
réduction de puissance.
Réduction de la puissance en fonction du nombre
de sous chaines pour le circuit s5378
- Linconvénient essentiel de cette technique est
laugmentation de la surface et le rajout dun
module de contrôle dhorloge.
14Inhibition de lactivité de commutation
- Principe modifier les bascules afin de les
isoler de la partie combinatoire durant la phase
de scan.
Modification de la bascule
15Inhibition de lactivité de commutation
- En utilisant cette technique on peut atteindre
des réductions de puissance de lordre de 70. - Cette techniques présente deux inconvénients
majeurs qui sont la dégradation temporelle ainsi
que laugmentation en surface. - On peut minimiser linfluence de ces deux
inconvénients en ne choisissant quun nombre
réduit de bascules à changer.
16Comparaison des techniques étudiées
- Les techniques avec modification de
larchitecture du circuit donnent une réduction
plus importante. - Les techniques avec modification de la procédure
de test donnent une réduction de puissance
significative mais moins importante. - On peut utiliser plusieurs techniques au même
temps pour réduire la puissance consommée.
17Comparaison des techniques étudiées
- Le tableau suivant donne les résultats des
expériences appliquées sur des circuits ISCA89
et ISCA85
Ordonnancement des bascules Ordonnancement des vecteurs de test contrôle des Entrées primaires combinaison des trois techniques
Moyenne en de la réduction de la consommation 20,15 7,01 12,88 34,23
Résultats tirès de larticle T. C. Huang and K.
J. Lee, "An Input Control Technique for Power
Reduction in Scan Circuits During Test
Application", IEEE Asian Test Symposium, pp.
315-320, 1999.
- La combinaison des trois techniques permet
datteindre une réduction importante
18discussion
- Nombre important de techniques de test basse
puissance. - Toutes ces techniques doivent respecter des
critères essentiels comme le taux de couverture
et le temps de test. - Ladoption dune technique dépend
- Des choix du concepteur.
- Des contraintes du design.
19Réferences
- Y. Bonhomme, P. Girard, C. Landrault and S.
Pravossoudovitch, "Test Power a Big Issue in
Large SOC Designs", IEEE International Workshop
on Design of Electronic Systems and Applications,
pp. 447-449, 2002. - L. Whetsel, "Adapting Scan Architectures for Low
Power Operation", IEEE International Test
Conference, pp. 863-872, 2000 - Y. Zorian, "A Distributed BIST Control Scheme for
Complex VLSI Devices", IEEE VLSI Test Symposium,
pp. 4-9, 1993. - S. Gerstendörfer and H.J. Wunderlich, "Minimized
Power Consumption for Scanbased BIST", IEEE
International Test Conference, pp. 77-84, 1999. - V. Dabholkar, S. Chakravarty, I. Pomeranz and
S.M. Reddy, "Techniques for Reducing Power
Dissipation During Test Application in Full Scan
Circuits", IEEE Transactions on CAD, Vol. 17, no.
12, pp. 1325-1333, 1998. - T. C. Huang and K. J. Lee, "An Input Control
Technique for Power Reduction in Scan Circuits
During Test Application", IEEE Asian Test
Symposium, pp. 315-320, 1999. - R. Sankaralingam, R. Oruganti and N. Touba,
"Static Compaction Techniques to Control Scan
Vector Power Dissipation", IEEE VLSI Test
Symposium, pp. 35-42, 2000.
20Questions ?