Dise

1
Diseño Combinacional
2
Dirección Física dejagarza.fime.uanl.mx

• http//148.234.30.10/

3
Metodología del Diseño Combinacional
1.- Especificar el Sistema
2.- Determinar entradas y salidas
3.- Construir la Tabla de Verdad
4.- Minimizar
5.- Diagrama Esquemático
6.- Implementar
4
Diseñe un Multiplexor (selector datos) de 2 a 1
línea Data Selectors/Multiplexers 2-Line To
1-Line
Ejemplo 3
Dos entradas de datos A y B Una entrada de
control C, Una salida Y
5
Ejemplo 3 Multiplexor de 2 a 1 línea
Si C0 entonces la salida YA
6
Ejemplo 3 Multiplexor de 2 a 1 línea
Si C1 entonces la salida YB
7
Ejemplo 3 Multiplexor de 2 a 1 línea
Si C0 entonces la salida YA Si C1 entonces la
salida YB
8
Ejemplo 3 Multiplexor de 2 a 1 línea
1.-Especificar el Sistema
En la redacción del problema esta aclarado el
propósito y las variables que intervienen en el
problema. Si C0 entonces la salida YA Si C1
entonces la salida YB
9
Ejemplo 3 Multiplexor de 2 a 1 línea
2.- Determinar entradas y salidas
10
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
11
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
12
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
C0,YA
13
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
C0,YA
C1,YB
14
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
C1,YB
15
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
C1,YB
16
Ejemplo 3 Multiplexor de 2 a 1 línea
3.- tabla de verdad
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
17
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
18
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
0
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
0
19
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
0
1
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
0
1
20
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
0
1
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
0
0
1
1
21
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
0
1
0
0
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
0
1
1
1
22
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
0
1
0
0
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
0
1
1
1
FY(C,A,B)
CA
23
Ejemplo 3 Multiplexor de 2 a 1 línea
4.- Obtener las ecuaciones mínimas
0
1
0
0
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
0
1
1
1
FY(C,A,B)
CA
CB
24
Ejemplo 3 Multiplexor de 2 a 1 línea
5.- Diagrama esquemático
FY(C,A,B)CACB
25
Ejemplo 3 Multiplexor de 2 a 1 línea
5.- Diagrama esquemático
FY(C,A,B)CACB
A
C0
B
26
Ejemplo 3 Multiplexor de 2 a 1 línea
5.- Diagrama esquemático
FY(C,A,B)CACB
A
A
C0
1
0
B
B
27
Ejemplo 3 Multiplexor de 2 a 1 línea
5.- Diagrama esquemático
FY(C,A,B)CACB
A
A
A
C0
1
0
B
B
0
28
Ejemplo 3 Multiplexor de 2 a 1 línea
5.- Diagrama esquemático
FY(C,A,B)CACB
A
A
A
C0
1
A
A
0
0
B
B
0
29
Ejemplo 3 Multiplexor de 2 a 1 línea
5.- Diagrama esquemático
FY(C,A,B)CACB
A
A
0
C1
0
0
B
B
1
B
B
B
30
Ejemplo 3 Multiplexor de 2 a 1 línea
6.- Implementación en ABEL-HDL por ecuaciones
MODULE muxeq "entradas A,B,C pin 1,2,3 "Salida Y
pin 19 istype 'com' equations Y !CACB END
FY(C,A,B)CACB
31
Multiplexor de 2 a 1 línea
MODULE muxtt "entradas A,B,C pin 1,2,3 "Salida Y
pin 19 istype 'com' Truth_table (C,A,B-gtY) 0,0
,0-gt0 0,0,1-gt0 0,1,0-gt1 0,1,1-gt1 1,0,0
-gt0 1,0,1-gt1 1,1,0-gt0 1,1,1-gt1 END
6.- ABEL-HDL por tabla de Verdad
m C A B Y
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
32
Multiplexor de 2 a 1 línea
When, Then, Else
WHEN !C THEN YA " Si (WHEN) C0
(!C) entonces (THEN) la salida YA WHEN C THEN
YB " Si (WHEN) C1 (C) entonces (THEN) la
salida YB
WHEN !C THEN YA else YB
33
Multiplexor de 2 a 1 línea
When, Then, Else
MODULE muxwte "entradas A,B,C pin
1,2,3 "Salida Y pin 19 istype 'com' equations WH
EN !C THEN YA else YB END
34
Simulación
MODULE muxwte "entradas A,B,C pin
1,2,3 "Salida Y pin 19 istype 'com' equations WH
EN !C THEN YA else YB Test_vectors (C,A,B-gtY)
0,0,0-gt0 0,0,1-gt0 0,1,0-gt1 0,1,1-gt1
1,0,0-gt0 1,0,1-gt1 1,1,0-gt0 1,1,1-gt1
END
35
(No Transcript)
36
Multiplexor de 4 a 1 línea Data
Selectors/Multiplexers 4-Line To 1-Line

• Cuantas entradas de control se requieren para
  seleccionar cada una de las líneas

37
Multiplexor de 4 a 1 línea Data
Selectors/Multiplexers 4-Line To 1-Line
m A B Y
0 0 0
1 0 1
2 1 0
3 1 1
L0
L1
L2
L3
38
Multiplexor de 4 a 1 línea Data
Selectors/Multiplexers 4-Line To 1-Line
When, Then, Else
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
39
Multiplexor de 4 a 1 línea
Cuantas entradas se tienen en total ?
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
40
Multiplexor de 4 a 1 línea
Cuantas combinaciones se pueden generar ?
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
41
Multiplexor de 4 a 1 línea
Elabore el archivo en ABEL-HDL usando los
comandos When, Then, Else
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
42
Multiplexor de 4 a 1 línea
When, Then, Else
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' END
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
43
Multiplexor de 4 a 1 línea
When, Then, Else
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN END
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
44
Multiplexor de 4 a 1 línea
When, Then, Else
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN THEN YL0 END
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
45
Multiplexor de 4 a 1 línea
When, Then, Else
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN !A!B THEN YL0 END
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
46
Multiplexor de 4 a 1 línea
When, Then, Else
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN !A!B THEN YL0 WHEN !AB
THEN YL1 WHEN A!B THEN YL2 WHEN AB THEN
YL3 END
m A B Y
0 0 0 L0
1 0 1 L1
2 1 0 L2
3 1 1 L3
47
Multiplexor de 4 a 1 línea
Para no listar las 64 combinaciones Usamos el
Dont Care .X.
X.x. Test_vectors (A,B,L3,L2,L1,L0-gtY)  
0,0, X, X, X, 0 -gt 0   0,0, X, X, X, 1 -gt
1   0,1, X, X, 0, X -gt 0   0,1, X, X, 1,
X -gt 1   1,0, X, 0, X, X -gt 0   1,0,
X, 1, X, X -gt 1   1,1, 0, X, X, X -gt 0  
1,1, 1, X, X, X -gt 1
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN !A!B THEN YL0 WHEN !AB
THEN YL1 WHEN A!B THEN YL2 WHEN AB THEN
YL3 END
48
Para no listar las 64 combinaciones Usamos el
Dont Care .X.
Multiplexor de 4 a 1 línea
X.x. Test_vectors (A,B,L3,L2,L1,L0-gtY)  
0,0, X, X, X, 0 -gt 0   0,0, X, X, X, 1 -gt
1   0,1, X, X, 0, X -gt 0   0,1, X, X, 1,
X -gt 1   1,0, X, 0, X, X -gt 0   1,0,
X, 1, X, X -gt 1   1,1, 0, X, X, X -gt 0  
1,1, 1, X, X, X -gt 1
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN !A!B THEN YL0 WHEN !AB
THEN YL1 WHEN A!B THEN YL2 WHEN AB THEN
YL3 END
49
Multiplexor de 4 a 1 línea
Para no listar las 64 combinaciones Usamos el
Dont Care .X.
X.x. Test_vectors (A,B,L3,L2,L1,L0-gtY)  
0,0, X, X, X, 0 -gt 0   0,0, X, X, X, 1 -gt
1   0,1, X, X, 0, X -gt 0   0,1, X, X, 1,
X -gt 1   1,0, X, 0, X, X -gt 0   1,0,
X, 1, X, X -gt 1   1,1, 0, X, X, X -gt 0  
1,1, 1, X, X, X -gt 1
MODULE muxeq "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN !A!B THEN YL0 WHEN !AB
THEN YL1 WHEN A!B THEN YL2 WHEN AB THEN
YL3 END
50
Test_vectors (A,B,L3,L2,L1,L0-gtY) 0,0,X,X,X,0
-gt0 0,0,X,X,X,1-gt1 0,1,X,X,0,X-gt0 0
,1,X,X,1,X-gt1 1,0,X,0,X,X-gt0 1,0,X,1,X,
X-gt1 1,1,0,X,X,X-gt0 1,1,1,X,X,X-gt1
END
MODULE mux X.x. "entradas A,B,L0..L3 pin
19,18,1..4 "Salida Y pin 16 istype
'com' equations WHEN !A!B THEN YL0 WHEN !AB
THEN YL1 WHEN A!B THEN YL2 WHEN AB THEN
YL3
51
(No Transcript)
52
(No Transcript)
53
Multiplexor de 8 a 1 línea
When, Then, Else
m A B C Y
0 0 0 0 L0
1 0 0 1 L1
2 0 1 0 L2
3 0 1 1 L3
4 1 0 0 L4
5 1 0 1 L5
6 1 1 0 L6
7 1 1 1 L7
54

• MODULE muxeq
• " Entradas de datos
• L0..L7 pin 1..8
• "Entradas de control
• A,B,C pin 19,18,17
• "Salida
• Y pin 16 istype 'com'
• Equations
• WHEN !A!B!C THEN YL0
• WHEN !A!BC THEN YL1
• WHEN !AB!C THEN YL2
• WHEN !ABC THEN YL3
• WHEN A!B!C THEN YL4
• WHEN A!BC THEN YL5
• WHEN AB!C THEN YL6
• WHEN ABC THEN YL7
• END

Multiplexor de 8 a 1 línea
55
GAL16V8
56
Multiplexor de 8 a 1 línea
57
Test_vectors del Multiplexor de 8 a 1 línea

• Test_vectors
• (A,B,C,L7,L6,L5,L4,L3,L2,L1,L0-gtY)
•   0,0,0,X,X,X,X,X,X,X,0-gt0
•   0,0,0,X,X,X,X,X,X,X,1-gt1
•   0,0,1,X,X,X,X,X,X,0,X-gt0
•   0,0,1,X,X,X,X,X,X,1,X-gt1
•   0,1,0,X,X,X,X,X,0,X,X-gt0
•   0,1,0,X,X,X,X,X,1,X,X-gt1
•   0,1,1,X,X,X,X,0,X,X,X-gt0
•   0,1,1,X,X,X,X,1,X,X,X-gt1
•   1,0,0,X,X,X,0,X,X,X,X-gt0
•   1,0,0,X,X,X,1,X,X,X,X-gt1
•   1,0,1,X,X,0,X,X,X,X,X-gt0
•   1,0,1,X,X,1,X,X,X,X,X-gt1
•   1,1,0,X,0,X,X,X,X,X,X-gt0
•   1,1,0,X,1,X,X,X,X,X,X-gt1
•   1,1,1,0,X,X,X,X,X,X,X-gt0
•   1,1,1,1,X,X,X,X,X,X,X-gt1

58
Test_vectors del Multiplexor de 8 a 1 línea

• Test_vectors
• (A,B,C,L7,L6,L5,L4,L3,L2,L1,L0-gtY)
•   0,0,0, X , X , X, X, X, X, X, 0-gt0
•   0,0,0,X,X,X,X,X,X,X,1-gt1
•   0,0,1,X,X,X,X,X,X,0,X-gt0
•   0,0,1,X,X,X,X,X,X,1,X-gt1
•  
• 1,1,1,0,X,X,X,X,X,X,X-gt0
• 1,1,1,1,X,X,X,X,X,X,X-gt1

59
(No Transcript)
60
(No Transcript)
61
Multiplexor de 2 a 1 (4 bits)
62
Test_vectors X,A,B-gtY) 0,.x.,0-gt.x. 0,.x.,1
-gt.x. 0,.x.,2-gt.x. 0,.x.,3-gt.x. 0,.x.,4-gt
.x. 0,.x.,5-gt.x. 0,.x.,6-gt.x. 0,.x.,7-gt.x
. 0,.x.,8-gt.x. 0,.x.,9-gt.x. 0,.x.,10-gt.x.
0,.x.,11-gt.x. 0,.x.,12-gt.x. 0,.x.,13-gt.x
. 0,.x.,14-gt.x. 0,.x.,15-gt.x.
1,0,.x.-gt.x. 1,1,.x.-gt.x. 1,2,.x.-gt.x. 1
,3,.x.-gt.x. 1,4,.x.-gt.x. 1,5,.x.-gt.x. 1,6
,.x.-gt.x. 1,7,.x.-gt.x. 1,8,.x.-gt.x. 1,9,.
x.-gt.x. 1,10,.x.-gt.x. 1,11,.x.-gt.x. 1,12,
.x.-gt.x. 1,13,.x.-gt.x. 1,14,.x.-gt.x. 1,15
,.x.-gt.x. END

• MODULE MUX
• X,A3..A0,B3..B0 PIN 1..9
• Y3..Y0 PIN 23..20 ISTYPE 'COM'
• AA3,A2,A1,A0
• BB3,B2,B1,B0
• YY3..Y0
• EQUATIONS
• WHEN X THEN YA
• WHEN !X THEN YB

63
Ecuaciones

• Y3 ( A3 X !X B3 )
• Y2 ( X A2 !X B2 )
• Y1 ( X A1 !X B1 )
• Y0 ( X A0 !X B0 )

64
Distribución de terminales (pin Out)
65
Simulación
66

• HDL
• Hardware Description Language
• ABEL
• Advanced Boolean Expression Language
• OLMC
• Output Logic MacroCells

67
Proyecto Adicional 2

• Diseñe un selector de datos que contenga 4
  números binarios A, B, C y D de dos bits cada
  numero (AA1,A0 BB1, B0 CC1, C0 DD1, D0)

S1 S0 Y1 Y0
0 0 0 A1 A0
1 0 1 B1 B0
2 1 0 C1 C0
3 1 1 D1 D0
68
Implementación de funciones Booleanas en un
multiplexor
m A B C D Y
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 X
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 X
12 1 1 0 0 1
13 1 1 0 1 X
14 1 1 1 0 X
15 1 1 1 1 1
0
1
1
0
0
0
1
1
1
0
0
0
1
0
0
1
69
Tabla Reducida
m A B C D Y
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 X
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 X
12 1 1 0 0 1
13 1 1 0 1 X
14 1 1 1 0 X
15 1 1 1 1 1
D
m A B C Y
0 0 0 0 D
1 0 0 1 D
2 0 1 0 0
3 0 1 1 1
4 1 0 0 0, D
5 1 0 1 0,D
6 1 1 0 1,D
7 1 1 1 1,D
D
0
1
0
0
1
1
70
Tabla Reducida
m A B C D Y
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 X
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 X
12 1 1 0 0 1
13 1 1 0 1 X
14 1 1 1 0 X
15 1 1 1 1 1
m A B Y Y
0 0 0 C?D
1 0 1 D
2 1 0 0
3 1 1 1
0 1
1 0
0 1
0 1
x 0
0 x
1 x
x 1
71
Tabla Reducida
m A B C D Y
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 X
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 X
12 1 1 0 0 1
13 1 1 0 1 X
14 1 1 1 0 X
15 1 1 1 1 1
m A Y Y
0 0 B'C'D C D' B C
1 1 B
0 1 1 0
1 0 1 0
X 0 x 1
0 x 1 x
72
Los Proyectos Adicionales se entregaran Reporte y
circuito funcionando, el tiempo limite para la
entrega es de una semana después de verlo en clase
No Proyectos Vigentes Fecha limite
1 Problema del examen Viernes 12 de Abr
2 Multiplexor de 4 a 1 línea (2 bits) Jueves 18 de Abr
Reporte 1.- Portada 2.- Redacción del
problema 3.- Diagrama de Bloques (entradas y
Salidas) 4.- Tabla de Verdad 5.- Código ABEL 6.-
Simulación 7.- Archivo RPT (ecuaciones y pin
out) 8.- Foto del circuito 9.- Conclusiones y
recomendaciones