Nuevas Tendencias en Interconexin de Sistemas

1
Nuevas Tendencias en Interconexión de Sistemas

• Antonio Robles
• Grupo de Arquitecturas Paralelas
• Universidad Politécnica de Valencia

2

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

3

• Descomposición en subsistemas más simples como
  medio eficaz de solución de los proble-mas
  derivados del incremento de complejidad de los
  sistemas digitales y de las limitaciones
  impuestas por la tecnología
• Facilitar la escalabilidad del sistema

Red de Interconexión


Descomposición en subsistemas más simples
4

• Redes de interconexión como medio eficaz para
  proporcionar
• Comunicación entre sistemas o subsistemas
• Compartición de recursos Sistemas distribuidos
• Explotar concurrencia
• Explotar paralelismo Computadores paralelos

La red de interconexión ha constituido un
elemento importante en el diseño de los sistemas
multiprocesadores
5

• La ausencia de estándares y la necesidad de altas
  prestaciones y fiabilidad impulsaron el
  desarrollo de tecnologías de red para
  multicomputadores
• Estas tecnologías se aplicaron más tarde a
• DSMs con cache coherente
• Redes de estaciones de trabajo
• Clusters de PCs

6

• Variables tradicionales de diseño de la red de
  interconexión
• Topología
• Medio compartido Buses
• Redes punto-a-punto directas vs indirectas
• Técnica de conmutación
• Conmutación de paquetes
• Virtual cut-through
• Wormhole
• Técnica de encaminamiento
• Determinista vs adaptativo
• Fuente vs distribuido

7

• Redes punto-a-punto

Crossbar
Red directa con topología regular
Red irregular
Multietapa
Redes indirectas
8
Una red directa equivale a una red indirecta
donde a cada conmutador se conecta un único nodo
Malla 2D
9

• Variables tradicionales de diseño de la red de
  interconexión
• Topología
• Medio compartido Buses
• Redes punto-a-punto directas vs indirectas
• Técnica de conmutación
• Conmutación de paquetes
• Virtual cut-through
• Wormhole
• Técnica de encaminamiento
• Determinista vs adaptativo
• Fuente vs distribuido

10

• Desde la aparición de wormhole no ha habido
  razones poderosas para la mejora de la red
• La red dejó de ser el cuello de botella
• El interfaz de red se convirtió en el nuevo
  cuello de botella
• El problema se ha paliado en gran medida gracias
  al empleo de nuevas librerías de paso de mensajes
  y mayor soporte hardware
• Las mejoras tecnológicas han venido siendo
  suficientes para atender las necesidades de mayor
  ancho de banda

La situación está cambiando
11

• Nuevo escenario tecnológico
• Altas escalas de integración (gt100M)
• Altas frecuencias de reloj (gt1GHz)
• Elevado número de pines en los chips (gt1K)
• Cables cada vez con mayor retardo y puertas cada
  vez más rápidas
• Ancho de banda de los cables más limitado por el
  consumo de potencia que por el número de pines

12

• Redes punto-a-punto basadas en conmutadores están
  sustituyendo a los buses como medio normal de
  comunicación entre
• Computadores
• Dispositivos de E/S
• Placas
• Chips
• Módulos internos del chip

Tanto a nivel de mainframes como de PCs
13
Consecuencia

• Posibilidad de aplicar a distintos niveles de
  sistemas digitales gran parte de las técnicas de
  red desarrolladas en el ámbi-to de los
  computadores masivamente paralelos

14
Por qué ahora ?

• Razones tecnológicas y de coste
• Los buses han llegado al límite práctico de las
  prestaciones que le permiten la tecnología actual
  a un coste razonable
• Los conmutadores se están empezando a beneficiar
  de la ley de Moore
• Necesidades de las nuevas aplicaciones
• Las aplicaciones actuales exigen a la red un
  nivel de prestaciones muy superior al del
  pasado

15
Red de interconexión como elemento vertebrador
de los sistemas digitales actuales
IP Networks LAN, WAN
HP Servers Supercomputers
SAN / NOW Clusters
PC / WS
Diferentes exigencias para el diseño de la red
de interconexión
Placas
Chips
16

• Distintas áreas de aplicación imponen exigencias
  de diseño diferentes
• Prestaciones latencia y productividad
• Escalabilidad
• Fiabilidad
• Reconfiguración automática
• Calidad de servicio (QoS)
• Expansión incremental
• Particionado y seguridad
• Distancia de expansión
• Robustez
• Simplicidad y bajo coste

17

• Las variables de diseño (topología, conmuta-ción,
  encaminamiento, ) y la relación entre las mismas
  suelen ser muy similares entre las diferentes
  áreas de aplicación
• Posibilidad de aplicar las soluciones propues-tas
  para una determinada área de aplicación a otras
  áreas

Unificación de conceptos y arquitecturas
18
Consecuencia

• La red de interconexión se está convirtiendo en
  un elemento clave de la arquitectura de
  computadores como en su día sucediera con la
  jerarquía de memoria

19

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

20
Desplazamiento progresivo de más carga
computacional desde PCs a Servidores
Servidor de altas prestaciones
PC de sobremesa
Motivado por el auge de Internet y la aparición
de nuevas aplicaciones Web
21

• Tendencia a la construcción de servidores
  mediante el empleo de componentes comerciales
  estándar para conseguir una buena relación
  coste/prestaciones
• El diseño de los componentes comerciales
  tradicionales no proporciona los requisitos
  propios de las nuevas aplicaciones

22

• Las nuevas aplicaciones imponen mayores
  exigencias de velocidad y ancho de banda sobre la
  E/S (aplicaciones multimedia, acceso a bases de
  datos, minería de datos, web, comercio
  electrónico, )
• Las diferentes mejoras del estándar de E/S
  dominante (PCI 2.2, PCI-X) han alcanzado
  prácticamente el límite máximo de ancho de banda
  permitido para una tecnología basada en buses a
  un coste razonable
• Ancho de banda de PCI-X 64 bits ? 133 MHz
• PCI-X DDR/QDR ?2/?4 ancho de banda de PCI-X

23

• El actual estándar de E/S (bus PCI) constituye un
  cuello de botella

PCI
Procesador
Red de Interconexión
24
1.2 Ghz 64 bits
Velocidad CPU
Prestaciones
5 Mhz 16 bits
Velocidad Bus
133 Mhz 64 bits
8 Mhz 8 bits
2001
1981
25

• Ventajas e inconvenientes de los buses
• Ventajas Interconexión simple y de bajo coste
• Inconvenientes
• Falta de escalabilidad
• Arbitraje del medio compartido
• Capacidades parásitas atenuación, skewing
• Falta de fiabilidad
• Falta de concurrencia limitado ancho de banda

Bus interno Backplane E/S LAN
26

• La actual tecnología VLSI permite el empleo de
  frecuencias de reloj del orden de GHz
• Los problemas propios de los buses (atenuación,
  skewing, ) se agravan con el empleo de altas
  frecuencias de reloj

Fenómeno de Skewing
Longitud Bus
Problemático cuando Tskew gt Tclock
Tskew
27

• Dificultades para la compartición de recursos
• Cada host necesita sus propios interfaces para
  cada uno de los dispositivos compartidos

28

• Sustitución del bus por una red punto-a-punto
  conmutada con enlaces serie y comunicación a
  través de paquetes

Solución
Host
Host
Switch
Host
Host
Switch
Switch
Ethernet Adapter
LAN
PCI Adapter
Switch
SCSI Adapter
E/S
E/S
E/S
E/S
E/S
E/S
29

• Ventajas de las redes punto-a-punto basadas en
  conmutadores
• Mayor concurrencia
• Mayor ancho de banda agregado
• Mayor escalabilidad
• Mayor fiabilidad
• Mayor facilidad en la compartición de
  dispositivos
• Mayor longitud de los enlaces
• Mayores frecuencias de reloj
• Mayor facilidad de diseño

30
(No Transcript)
31
Nuevas Tecnologías Estándar

• InfiniBand
• RapidIO
• PCI-Express

32

• PCI-Express

33

• PCI-Express (antes 3GIO)
• Especificaciones previstas para finales de 2002
• Compatibilidad software con PCI
• Modelo de direccionamiento load/store
• Estructura jerárquica maestro/esclavo concebida
  para un único host y múltiples dispositivos E/S
• Conexiones punto-a-punto con enlaces serie de
  2.5 Gb/s y comunicación a través de paquetes
• Posibilidad de disponer de múltiples enlaces en
  paralelo ?2, ?4, ?8, ?12, ?16 y ?32 bits

34

• 3GIO Advanced Switching
• Actualmente en desarrollo
• Soporte para procesamiento distribuido
• Comunicación entre procesadores
• Posibilidad de diferentes topologías
• Soporte para calidad de servicio
• Canales virtuales y niveles de prioridad

35

• RapidIO

36

• RapidIO
• Interconexión de procesadores, memoria y
  dispositivos de E/S a nivel de sistemas
  empotrados (interconexión de chips y de placas a
  nivel interno del computador)
• Comunicación de muy baja latencia
• Soporte a modelos de programación de paso de
  mensajes y memoria compartida con cache coherente
  basada en directorio
• Especificaciones paralela y serie
• Enlaces paralelos de 8/16 bits 16/32 Gb/s
• Enlaces serie de 1.25 / 2.5 / 3.125 Gb/s (1x y
  4x)

37

• InfiniBand

38

• InfiniBand
• Comunicación entre procesadores y dispositivos
  de E/S, así como de estos entre sí (define una
  System Area Network)
• Comunicación entre hosts
• Compartición de dispositivos de E/S entre hosts
• Comunicación a través de canal y DMA
• Paso de mensajes
• Acceso directo a memoria remota (RDMA)
• Soporte a mecanismos de protección y
  particionado
• Soporte a la administración y mantenimiento

39

• InfiniBand
• Soporte a calidad de servicio
• Niveles de servicio y canales virtuales
• Tablas de arbitraje de canales virtuales
• Técnica de conmutación virtual cut-through
• Encaminamiento distribuido basado en tablas
• Posibilidad de distintas topologías
• Enlaces serie de 2.5 Gb/s 1X, 4X y 12X
• Primera tecnología en ofrecer una solución
  integral a los problemas de fiabilidad,
  disponibilidad, escalabilidad y prestaciones de
  los servidores de E/S

40
(No Transcript)
41
(No Transcript)
42
Tendencia

• PCI-Express y PCI-X DDR serán posiblemente las
  tecnología dominantes (sustitutivas de PCI) a
  nivel de computadores personales y servido-res de
  gama baja
• InfiniBand podría aún utilizarse para construir
  una SAN conectando su interfaz de red a través de
  PCI-Express
• InfiniBand se implantará posiblemente de forma
  nativa en servidores de gama alta

43

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

44

• Tendencia durante los últimos años a construir
  clusters a partir de PCs/SMPs y redes
  comer-ciales, a fin de conseguir una buena
  relación coste-prestaciones
• A nivel comercial Servidores de altas
  prestaciones
• A nivel científico Supercomputadores de bajo
  coste
• La ventaja de los multiprocesadores de memoria
  compartida sobre los clusters se reduce a medida
  que aumenta la capacidad y disminuye el coste
  de las DRAMs

45

• Estos clusters son capaces de alcanzar altas
  prestaciones al tiempo que proporcionan una
  excelente relación coste-prestaciones, alta
  escalabilidad y alta disponibilidad
• En la construcción de este tipo de clusters se
  han empleado tanto tecnologías de red estándar
  (Ethernet, ATM, FC, SCI) como no estándar
  (ServerNet II, Myrinet, cLAN)
• Recientes tecnologías de red para clusters
  eliminan el tradicional cuello de botella del bus
  de E/S Quadrics e InfiniBand

46

• El incremento de velocidad de CPU/memoria obliga
  a ubicar la memoria más cerca de la CPU
• La necesidad de mayores tamaños de memoria reduce
  el espacio disponible para las conexiones de los
  dispositivos de E/S en la placa base
• Tendencia a reducir el tamaño de los servidores
  mediante el empleo de tecnología blade
• Reducir consumo de potencia y disipación térmica
• Desplazar fuera los discos, slots, controladores
  de E/S, fuente de alimentación, etc..
• Mayor densidad de cómputo Prestaciones / watio
  (cm3)

47
Servidor construido con tecnología blade
48

• Interconexión de blades a modo de backplane
• Compact PCI
• Conmutadores Ethernet
• Tecnologías de red utilizadas para SMPs
• A pesar del incremento en el ancho de banda (1
  Gb/s, 10 Gb/s), Ethernet no está concebida para
  comunicación entre procesadores a cortas
  distancias
• Elevada sobrecarga software Intervención S.O. y
  soporte al protocolo TCP
• Elevada latencia y retardo de los conmutadores

49

• InfiniBand es la única tecnología estándar capaz
  de interconectar cientos o miles de blades
  fuertemente acoplados
• InfiniBand ha sido especialmente concebida para
  clusters
• Soporte hardware de funciones habitualmente
  soportadas por software
• Mecanismos de protección
• Virtualización de la E/S
• Libera potencia de procesamiento que se puede
  dedicar a soportar funciones a nivel de
  aplicación

50

• Tendencia a ubicar los dispositivos de
  almacenamiento fuera del cluster (p.e. RAIDs)
• Empleo de Storage Area Netwoks (SAN) y/o
  Network-Attached Storage (NAS)
• Posible gracias a la disponibilidad de
  tecnologías de red estándar de alta velocidad
• Fibre Channel
• Gigabit-Ethernet (1 GE, 10GE)
• iSCSI SCSI sobre IP
• InfiniBand

51
Tendencias (Ethernet)

• Ethernet continuará siendo la tecnología estándar
  dominante a nivel de LANs
• Bien conocida, bajo coste, compatibilidad SW,
  inter-operabilidad,
• Ethernet podría ser en el futuro la tecnología de
  referencia para clusters si incluyese
• Soporte hardware para TCP
• Extensión RDMA

52

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

53

• Clusters de estaciones de trabajo y/o SMPs
  figuran desde hace algunos años en el Top 500 de
  los supercomputadores más potentes
• Supercomputadores con decenas de miles de nodos
  están siendo diseñados en la actualidad
• Proyectos ASCI, Blue Gene, Earth Simulator, ...
• El vertiginoso incremento de la potencia de
  cómputo de los nodos de proceso unido al elevado
  número de éstos puede hacer que la red se
  convierta en un cuello de botella Nece-sidad de
  redes de interconexión de altas prestaciones

54

• Proyecto ASCI (Accelerated Strategic Computing
  Iniciative)

NNSA 50 teraOPS
Peak TeraOPS
Sandia (Intel) ASCI Red 1 teraOPS
1996
1997
1998
1999
2000
2001
2002
2003
2004
55

• Proyecto Blue Gene

Earth Simulator
56
Blue Gene /L
- 200 TF/s (pico) - 64 K nodos (2 proc.) - Toro
3D - Virtual cut-through - Escalable
Link BW 2.8 Gb/s Total BW 134 TB/s
57

• Proyecto Earth Simulator

- 40 TF/s (5 TF/s sostenido) - 5 K procesadores
vectoriales de 8 GF/s - Red crossbar 640?640 (16
GB/s por puerto)
10 TB 160 TB/s
8 GF/s
58

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

59

• La demanda de ancho de banda en Internet se dobla
  cada seis meses
• Los routers se han convertido en el cuello de
  botella de las redes IP ante el vertiginoso
  incremento del ancho de banda de los cables
• Fibra óptica a 10 Gbs (OC-192)
• Multiplexación por división en longitudes de onda
  (WDM)
• Posibilidad de compartición entre 40 y 80
  longitudes de onda en el mismo cable
• Espectacular aumento del número de puertos de
  los routers IP

60

• Construcción de routers IP de altas prestaciones
  (elevado ancho de banda y número de puertos) a
  partir de la interconexión de múltiples chips
  conmutadores (hasta 64 ? 64 puertos)
• ATLAS I conmutador 16 ?16 10 Gb/s
• PRIZMA-E conmutador 16 ?16 28 Gb/s
• PRIZMA- EP conmutador 32 ? 32 64 Gb/s
• El diseño de estos conmutadores se orienta a
  maximizar la productividad de los mensajes, así
  como a procurar escalabilidad (número de puertos
  y ancho de banda) y calidad de servicio

61

• Conmutador de ATM Atlas I

62

• Tarjeta conmutadora de 56 Gb/s construida a
  partir de dos chips PRIZMA-E

63
Configuraciones básicas de los conmutadores
4?4
2?2
2 Gb/s
4 Gb/s
Granularidad - Paquete - Bloque
2?2
4 Gb/s
2?2
64

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

65

• Los avances en tecnología VLSI están causando
  que las puertas sean cada vez más pequeñas y
  rápidas, mientras que las conexiones se hacen
  cada vez más lentas
• El retardo de los cables representa cada vez un
  mayor porcentaje del retardo total de las señales
  dentro del chip
• La situación se agrava con
• El incremento de la frecuencia de reloj
• Tendencia al diseño de systems-on-a-chip, CMPs

66

• Tratar de utilizar una única señal de reloj para
  sincronizar todas las operaciones puede, además
  de su dificultad, incrementar excesivamente el
  consumo de potencia
• Descomposición del chip, o partes críticas del
  mismo, en subsistemas síncronos más simples con
  fuentes de reloj diferentes que se comunican
  asíncronamente

Solución
67
Reloj
Reloj
Reloj
Reloj
Reloj
L
Red de Interconexión

• Las microarquitecturas basadas en la
  descomposición en clusters han venido demostrando
  su eficacia para reducir el impacto del mayor
  retardo de los enlaces, así como de la
  complejidad y consumo de potencia requeridos por
  los microprocesadores actuales

68

• El factor crítico en este tipo de
  microarqui-tecturas es el retardo de las
  comunicaciones inter-cluster.
• Reducción de la tasa de comunicaciones
• Empleo de técnicas de ocultación de latencia
• Empleo de técnicas de reducción de latencia

Alternativas de solución
69

• El medio de interconexión actual es el bus
• Recientes trabajos ponen de manifiesto que con
  una red de interconexión punto-a-punto se logran
  mayores prestaciones que con buses

4-Buses
Malla 2D
70

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

71

• Los procesadores suelen emplear el mayor
  porcentaje de su tiempo (gt 75) esperando código
  o datos procedentes de memoria

Tclock 800 MHz
72

• Reducir la latencia de memoria es clave para la
  mejora de prestaciones del sistema
• En los actuales computadores la mayor parte de la
  latencia de memoria es debida a la latencia de
  transmisión más que al tiempo de acceso
• El problema se agrava con el incremento de la
  frecuencia de reloj
• Imposibilidad de ubicar toda la memoria en las
  proximidades de la CPU

73

Memoria Remota

Memoria Local

CPU
Latencia de Memoria
Cache
74

• Integrar lógica de proce-samiento en memoria
• PIM (processor in memory)
• Mejorar el interfaz de memoria
• RAMBUS memory
• Integrar el interfaz de red y el circuito de
  encaminamiento en el procesador
• Alpha 21364

Soluciones
75
North

• Alpha 21364

South
ROUTER
East
West
Output Ports
Input Ports
Cache
MC1
MC2
1.2 GHz 10.8 ns 22.4 GB/s Fully-pipelined
I/O
Transistores 152 M Reloj 1.2 GHz Cache L2
1.75 MB Memoria local Hasta 32 GB (12.8 GB/s)
76

• Topología Toros 2D
• Configuración máxima

128 procesadores, 4 TB memoria y gt100 TB disco
77

• Arquitectura de red del Alpha 21364
• Soporte a aplicaciones con elevada demanda de
  accesos a memoria y E/S
• Comunicación entre procesadores, memoria y
  dispositivos de E/S basada en paquetes
• Esquema de coherencia de memoria basado en
  directorio
• Técnica de conmutación virtual cut-through con
  elevado espacio de almacenamiento en buffers
• Encaminamiento adaptativo con canales virtuales
• Tabla de encaminamiento programable por software

78

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

79
Interfaz de Red
80
Esquema básico de un interfaz de red
Nodo
CPU
Memoria
Interfaz SW
Bus de Memoria Bus de E/S
Interfaz HW
DMA
CE
Red de Interconexión
Colas envío/recepción
CPU
CE
Interfaz de Red
Programable
81

• Soporte a servicios de la red
• Transmisión y recepción de mensajes
• Encaminamiento (cómputo de rutas)
• Equilibrado de carga
• Calidad de servicio (protocolos de admisión,
  planificación)
• Configuración y gestión de la red
• Protocolos de fiabilidad (reconocimiento de la
  recepción de paquetes)

82

• El interfaz de red ha sido tradicionalmente el
  cuello de botella en aquellas áreas de aplicación
  en la que los servicios de red eran soportados
  por software
• Introducción de latencias un orden de magnitud
  superior a la latencia de red exhibida por
  mensajes cortos
• La aparición de librerías de comunicación
  avanzadas (AM, FM, BIP, U-Net, VIA), con cierto
  soporte hardware, han paliado en parte el
  problema
• Eliminación de copias extras Interfaz de red
  mapeado en espacio de usuario
• Eliminación de llamadas al SO Ejecución en
  espacio de usuario
• Mecanismos de protección
• Soporte hardware Descomposición en paquetes,
  CRC, ...

83

• Al igual que la segmentación en la transmisión de
  mensajes contribuyó a una drástica reducción de
  la latencia de red
• Futuras mejoras en los interfaces de red habrán
  de provenir de una segmentación de grano más fino
  de los procesos de transmi-sión y recepción de
  mensajes, desde la memoria del nodo origen a la
  memoria del nodo destino

84
Enlace
85
Esquema básico de un enlace punto-a-punto
Gestor de Buffers
Gestor de Buffers
Planificador Transmisión
Planificador Recepción
Controlador de Enlace
Controlador de Enlace
Enlace
(DatosControl Flujo)
FIFO / RAM
FIFO / RAM
86

• Mejora del ancho de banda
• Incremento de la frecuencia de reloj
• Tecnología VLSI
• Atenuación
• Skewing
• Consumo potencia y disipación térmica
• Tamaño buffers (caso de canales segmentados)
• Incremento del número de bits del enlace
• Consumo de potencia, espacio, coste

87

• Con el nivel tecnológico futuro el ancho de banda
  de los canales estará limitado por el consumo de
  potencia y/o disipación térmica más que por el
  número de pines o la frecuencia de reloj
• El ancho de banda tiende a ser independiente del
  ancho (número de enlaces en paralelo) de los
  canales
• Preferible el empleo de enlaces serie, excepto
  para distancias muy cortas
• Empleo de fibra óptica para mejorar el ancho de
  banda y/o la longitud de los enlaces

88

• Incremento del ancho de banda mediante el empleo
  de varios enlaces serie en paralelo
• Configuraciones 1X y 4X

Byte 5
Byte 5
Byte 4
Byte 4
Byte 3
Byte 3
Byte 2
Byte 2
Byte 1
Byte 1
Byte 0
Byte 0
Byte 3
Byte 2
Byte 4
Byte 5
Byte 6
Byte 7
Byte 1
Byte 0
Byte 1
Byte 2
Byte 3
Byte 0
1X
4X
89

• El tiempo de propagación a través de los cables
  tendrá cada vez mayor influencia en el diseño
  de la red, tanto más cuanto más rápidos sean los
  conmutadores
• La distancia física tendrá más influencia sobre
  la latencia que la distancia topológica

90
Conmutador
91
Esquema básico de un conmutador
92

• Selección de la técnica de conmutación
• Selección de la arquitectura del conmutador
• Reducción puntos de contención mediante la
  adición o redistribución de recursos
• Influencia en la complejidad de árbitros y/o
  planificadores
• Resolución de la contención
• Algoritmos de arbitraje y/o planificación
• Gestión de buffers y control de flujo
• Protocolo de control de admisión (caso de
  soportar QoS)
• Resolución del efecto de head-of-line blocking
• Canales virtuales
• Canales de entrada diferenciados por cada canal
  de salida VOQ

93
Head-of-line blocking de primer orden
0
1
0
CE
CE
1
0
CE
CE
Conmutador
94
Solución mediante Virtual Output Queue
Conmutador
0
0
CE
1
Conmutador
0
1
CE
95
Red
96
Problemático

• Reducción de la latencia
• Mensajes cortos
• Técnica de conmutación
• Reducir retardo camino crítico
• Diseño del conmutador
• Mensajes largos
• Incremento ancho de banda de los enlaces
• Reducción longitud enlaces
• Empleo de varios canales físicos en paralelo

Velocidad de transmisión limitada físicamente

97

• Incremento de la productividad
• Técnicas de equilibrado de carga
• Encaminamiento adaptativo
• Problema ? Entrega fuera de orden
• Adaptatividad a nivel de conjunto de paquetes
• Distribución de rutas en fuente
• Técnicas de control de la congestión
• Mecanismos de detección y notificación
• Limitación de la inyección
• Reducción del efecto de head-of-line blocking
• Virtual Output Queue
• Canales virtuales

98

• Mejora de la fiabilidad
• Explotar redundancia en la red
• A nivel de enlaces y conmutadores
• A nivel de interfaz de red
• Técnicas de encaminamiento tolerantes a fallos
• Aprovechar la existencia de rutas alternativas
• Diseño de la topología
• Apropiadas con número reducido de fallos
• Técnicas de reconfiguración dinámica
• Inconveniente Empleo de algoritmos de
  enca-minamiento genéricos

99

• Relación entre variables de diseño

Tecnología VLSI Topología y cableado Consumo de
potencia
Ancho de banda máximo disponible
Técnicas de equilibrado de carga
Maximizan el uso del ancho de banda
Técnicas de control de la congestión
Evitan degradación de prestaciones en la zona de
saturación
100

• Relación entre variables de diseño

Interfaz de Red
Diseño del Conmutador
101

• Relación entre variables de diseño

Encaminamiento adaptativo
Control de la congestión
Soporte a QoS
102

• Relación entre variables de diseño

Topología
Diseño del conmutador
Tolerancia a fallos
Algoritmo de encaminamiento
Algoritmo de reconfiguración
103

• Lo que está cambiando
• En la Entrada/Salida
• En los clusters
• En los supercomputadores
• En las redes IP
• En el diseño de chips
• En el acceso a memoria
• Variables de diseño
• Conclusiones

104

• La red de interconexión está adquiriendo un papel
  clave en el ámbito de la arquitectura del
  computador
• Buses están siendo sustituidos por redes
  punto-a-punto basadas en conmutadores con enlaces
  serie a todos los niveles
• Interno al chip
• Acceso a memoria
• Acceso a la E/S
• Interno al computador
• Clusters y supercomputadores
• LAN y routers IP

105

• Tendencia al empleo de componentes comerciales
  estándar con el fin de conseguir una buena
  relación coste-prestaciones
• Razones tecnológicas y de coste, así como
  las mayores exigencias de las nuevas aplicaciones
  justifican estas tendencias
• Necesidad de unificación de conceptos y
  arquitecturas entre los distintos ámbitos de
  aplicación de las redes de interconexión

106
Nuevas Tendencias en Interconexión de Sistemas

• Antonio Robles
• Grupo de Arquitecturas Paralelas
• Universidad Politécnica de Valencia