Sistemi Dedicati Multiprocessore: Sincronizzazione Hardware Tramite Semafori

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Sistemi Dedicati Multiprocessore
Sincronizzazione Hardware Tramite Semafori

• Relatore Prof. Fabrizio FERRANDI
  Correlatore Ing. Marco D. SANTAMBROGIO

Tesi di Laurea di Alessandro MELE
Francesca MALCOTTI
A.A. 2003/2004
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Sommario

• Obiettivi
• Introduzione alla tecnologia delle FPGA
• Metodologia proposta
• Implementazione della metodologia
• Conclusioni e sviluppi futuri

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Obiettivi

• Sviluppo di una metodologia per la definizione ed
  implementazione di un IP core che realizzi le
  funzionalità di un motore di gestione della
  concorrenza hardware tramite semafori
• Integrazione dellIP core allinterno di una
  architettura multiprocessore
• Sostituire parte delle funzionalità svolte dal
  Sistema Operativo

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Vantaggi e Vincoli di Progetto

• Vantaggi
• Velocità di esecuzione di applicazioni in cui il
  fattore tempo costituisce un aspetto critico
• Risparmio delle risorse di calcolo
• Approccio Sleep and Wakeup la CPU è impegnata
  solo nel momento in cui la risorsa è realmente
  disponibile
• Vincoli
• Spaziali
• Temporali

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FPGA - Introduzione

• FPGA Field Programmable Gate Arrays
• Rappresentano una particolare tipologia di
  dispositivi programmabili
• Logica programmabile per
• Maggiore specializzazione
• Supporto per implementare funzionalità del
  sistema
• Riusabilità di una particolare configurazione per
  diverse applicazioni
• Riduzione dei costi e dei tempi di progettazione
• Riconfigurabilità

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Metodologia Passi Fondamentali (1)

• Studio della specifica dellinterfaccia Open Core
  Protocol (OCP)
• Definisce una interfaccia fra diversi IP core
  indipendente dal bus
• Le entità collegate possono essere
• Master dellistanza OCP
• Slave dellistanza OCP
• Entrambe

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Metodologia Passi Fondamentali (2)

• Studio della specifica funzionale del motore di
  gestione della concorrenza, scritto in linguaggio
  di descrizione dello hardware SystemC
• Scopo
• Realizzare una specifica VHDL sintetizzabile
  collegata ad un bus OPB, On Chip Peripheral Bus
• Progettare un motore di sincronizzazione hw, che
  implementi una politica di gestione dellaccesso
  concorrente tramite Semafori Semaphore Engine

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Metodologia Risorsa Condivisa

• Risorsa condivisa Memoria dati
• Semplificazione di un sistema multiprocessore a
  memoria centralizzata
• Garantire la mutua esclusione

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Metodologia - Interrupt

• Meccanismo fondamentale per la gestione della
  concorrenza in una architettura multiprocessore

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Metodologia Device Driver

• Elemento fondamentale per la gestione dellIP
  core lato software
• Interfaccia la descrizione hardware (VHDL) del
  componente con lapplicazione che lo utilizza

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Implementazione - Tools

• Sviluppo e supporto ad alto livello per la
  progettazione di sistemi dedicati
• Embedded Developement Kit, EDK (versione 6.2i)
• Supporto per la simulazione comportamentale di un
  componente data la sua specifica in un linguaggio
  di descrizione dellhardware
• Modelsim XE II (versione 5.7c)

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Implementazione Sistema (1)
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Implementazione Sistema (2)

• Microblaze
• Porta dati
• Porta istruzioni
• Opb_gpio
• Opb_uartlite
• Bram_block
• Memoria dati condivisa
• Modulo DCM
• Regolazione frequenza in ingresso

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Implementazione Caso di Studio

• Obiettivi
• Apprendere come implementare ed integrare
  correttamente nel sistema un IP core dedicato
• Comprendere e verificare alcune funzionalità di
  base (gestione interrupt, creazione driver)
  necessarie, secondo la metodologia proposta, per
  lo sviluppo di un gestore della concorrenza
  hardware

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Implementazione Interrupt (1)

• Gestione degli interrupt con EDK
• Caso 1
• Un solo IP core che solleva un solo interrupt
  alla volta
• Caso 2
• Un solo IP core che può sollevare più interrupt
• Più IP core concorrenti

interrupt controller
ad ogni IP core è associata una ISR (funzione di
int_handler)
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Implementazione Interrupt (2)

• Nel caso delladder

System.mss
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Implementazione Device Driver

• Gestione dei driver con EDK
• LibGen
• Meccanismo di compilazione di driver e di
  generazione delle librerie
• Importanza della gerarchia di cartelle

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Implementazione Memoria

• Dimensionamento fisico della memoria
• Settaggio dei parametri Base Address e High
  Address del modulo opb_bram_if_cntrl (interfaccia
  che collega il bus OPB alla Bram Block)
• Gestione software delle funzionalità di
  scrittura, lettura e condivisione

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Conclusioni e Sviluppi Futuri

• Conclusioni
• Solida base per portare a termine la sintesi del
  gestore della concorrenza hardware mediante
  semafori
• Sviluppi Futuri
• Completare e analizzare lo studio per il
  meccanismo di accesso diretto alla memoria, DMA
• Progettare unarchitettura mista, in cui siano
  presenti PPC e Microblaze

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• FINE PRESENTAZIONE