Sistemas Electr

1
Sistemas Electrónicos Digitales 2o Curso
Ingeniería Técnica Industrial Lógica Modular

• José Luis Rosselló Sanz
• Grupo de Tecnología Electrónica
• Universitat de les Illes Balears

2
Índice

• Introducción
• Codificadores/Decodificadores
• Multiplexores/Demultiplexores
• Generadores/Comprobadores de paridad
• Sumadores
• Comparadores

3
Sistema Combinacional
Salidas
Entradas
4
Sistema secuencial
Entradas
Salidas
Memoria
5
Sistema combinacional
. . M . .
. . N . .
Entradas
Salidas
Entradas
Salidas
M bits
N bits
6
Decodificadores
a0 a1 E
Q0 Q1 Q2 Q3
E a1 a0 Q0 Q1 Q2 Q3
1 - - 0 0 0 0
0 0 0 1 0 0 0
0 0 1 0 1 0 0
0 1 0 0 0 1 0
0 1 1 0 0 0 1
7
Decodificadores

• Generan los productos canónicos de las variables
  de entrada al sistema.
• Consisten en n entradas y 2n salidas
• Aplicación Conversores de código

8
Decodificador MSI 74154
9
Decodificador 74154
10
Lógica modular con decodificadores

• Problema
• Implementar, con dos decodificadores 74154 un
  decodificador de 5 a 32 bits

11
74154
74154
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11
Q12 Q13 Q14 Q15
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14
15
16 17 18 19 20 21 22 23 24 25 26 27 28
29 30 31
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11
Q12 Q13 Q14 Q15
A0 A1 A2 A3
A0 A1 A2 A3
A0 A1 A2 A3
A4
E1 E0
A4
E1 E0
12
Decodificador BCD-7 Segmentos
a
BCD-7 Segmentos
a0 a1
a2
a3

a b c d e f g
b
f
g
c
e
d
13
Decodificador BCD-7 Segmentos
a3 a2 a1 a0 a b c d e f g
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1
a
b
f
g
c
e
d
14
Codificadores

• Realizan la función inversa al decodificador
• Ej Codificación de un teclado
• Codificador con prioridad
• Codificador Decimal-BCD
• Codificador Octal-Binario

15
Conversor Decimal-BCD
Digito A3 A2 A1 A0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
Decimal-BCD
0 1 2 3 4 5 6 7 8 9
A0 A1 A2 A3
16
Conversor Decimal-BCD
1 2 3 4 5 6 7 8 9
A0 (LSB) A1 A2 A3 (MSB)
17
Conversor Octal-Binario
Octal-BCD
Digito A2 A1 A0
0 0 0 0
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
7 1 1 1
0 1 2 3 4 5 6 7
A0 A1 A2
18
Conversor MSI 74x148
0 1 2 3 4 5 6 7
EI 74F148 EO 1 2 4 GS
19
Conversor de MSI 74x148
EI 0 1 2 3 4 5 6 7 EO GS 4 2 1
1 - - - - - - - - 1 1 1 1 1
0 1 1 1 1 1 1 1 1 0 1 1 1 1
0 0 1 1 1 1 1 1 1 1 0 1 1 1
0 - 0 1 1 1 1 1 1 1 0 1 1 0
0 - - 0 1 1 1 1 1 1 0 1 0 1
0 - - - 0 1 1 1 1 1 0 1 0 0
0 - - - - 0 1 1 1 1 0 0 1 1
0 - - - - - 0 1 1 1 0 0 1 0
0 - - - - - - 0 1 1 0 0 0 1
0 - - - - - - - 0 1 0 0 0 0
20
Conversor de 16 a 4 líneas
0 1 2 3 4 5 6 7 8
9 10 11 12 13 14 15
0 1 2 3 4 5 6 7
EI 74F148 EO 1 2 4 GS
0 1 2 3 4 5 6 7
EI 74F148 EO 1 2 4 GS
A0 A1 A2 A3
21
Multiplexores

• 2N canales de entrada, un canal de salida, N bits
  de control

MUX
0 1 2 . . . . . 2N 1 2 3 . . . . N
Salida
22
Multiplexor de 4 entradas de 1 bit
S0 S1
I0 I1 I2 I3
Salida
23
Multiplexor 74157 74158
24
Implementación de funciones

• SalidaSi ( Ii mi EN )
• Por tanto se puede implementar cualquier función
  lógica FSi (fi mi)

25
Ejemplo de implementación
MUX
0 1 0 0 0 1 1 1
0 1 2 3 4 5 6 7 S2 S1 S0
A B C F
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Salida
f(a,b,c) abacbc
a b c
26
Implementación funciones de 4 variables
A B C D F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0
27
A B C D F F
0 0 0 0 0 0
0 0 0 1 0 0
0 0 1 0 0 0
0 0 1 1 0 0
0 1 0 0 1 1
0 1 0 1 1 1
0 1 1 0 1 1
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 1 0 0
1 0 1 0 1 D
1 0 1 1 0 D
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 1 D
1 1 1 1 0 D
28
Ejercicio
A B C D F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0
Implementar la función F a partir de un
multiplexor de 4 bits y de la lógica necesaria
29
Demultiplexores

• Un canal de entrada, 2N canales de salida, N bits
  de control

30
Demultiplexor de 1 línea a 4 líneas
S0 S1
D0 D1 D2 D3
I0
Idéntico que el decodificador de 2 a 4
31
Demultiplexor utilizando el 74154
74154
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11
Q12 Q13 Q14 Q15
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11
D12 D13 D14 D15
A0 A1 A2 A3
S0 S1 S2 S3
Entrada
E1 E0
0
32
Demultiplexor utilizando el 74154
74154
74154
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11
Q12 Q13 Q14 Q15
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11
Q12 Q13 Q14 Q15
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11
D12 D13 D14 D15
D16 D17 D18 D19 D20 D21 D22 D23 D24 D25
D26 D27 D28 D29 D30 D31
S0 S1 S2 S3
S0 S1 S2 S3
A0 A1 A2 A3
A0 A1 A2 A3
Entrada
Entrada
E1 E0
E1 E0
S4
33
Generador/Comprobador de paridad
A B A?B
0 0 0
0 1 1
1 0 1
1 1 0
34
Generador/Comprobador de paridad74280
74280 A B C D S Par E S
Impar F G H I
Número de entradas en nivel ALTO Salidas Salidas
Número de entradas en nivel ALTO S Par S Impar
0, 2, 4, 6, 8 1 0
1, 3, 5, 7, 9 0 1
35
Transmisión datos
MUX
D0
0 1 2 3 4 5 6 7 S2 S1 S0
D1
D2
D3
D4
Salida
D5
D6
D7
36
Transmisión datos
MUX
D0
0 1 2 3 4 5 6 7 S2 S1 S0
74280 A B C D S Par E S
Impar F G H I
D1
D0
D1
D2
D2
D3
D3
D4
Salida
D4
D5
D5
D6
D6
0 0
S0
S1
S2
37
DEMUX
REGISTRO
74280
0 1 2 3 4 5 6 7 S2 S1 S0

S Impar
Comprobador paridad Par
Entrada
0
Error
38
Sumadores básicos
SA?B
Semisumador Semisumador Semisumador Semisumador
A B Cout S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
A
Cout
B
39
Ejercicio Implementa un sumador completo a
partir de dos semisumadores y una puerta OR
Sumador completo Sumador completo Sumador completo Sumador completo Sumador completo
Cin A B Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
40
Sumador de 4 bits (propag. acarreo)
41
Acarreo de grupo hacia adelante

• A3..0 B3..0S3..0
• C0A0?B0(A0B0)?C-1
• ? ? ?
• C0G0 P0C-1
• Pi AiBi Gi Ai?Bi
• C1G1P1?C0 G1P1?G0 P1?P0?C -1
• C2G2P2?C1 G2P2?G1 P2?P1?G0 P2?P1?P0?C -1
• C3G3P3?G2P3?P2?G1 P3?P2?P1?G0
  P3?P2?P1?P0?C-1

42
S A S B CP Cin CG

S A S B CP Cin CG

S A S B CP Cin CG

S A S B CP Cin CG

S3
A0
S0
A1
S1
A2
S2
A3
B0
P0
B1
P1
B2
P2
B3
P3
C-1
C0
C1
C2
G0
G1
G2
G3
CPG P2 , G2 P1 , G1 P0 , G0
Cin C2
CPG P3 , G3 P2 , G2 P1 , G1 P0 , G0
Cin C3
CPG P0 , G0 Cin
C0
CPG P1 , G1 P0 , G0
Cin C1
Cout
43
Sumadores

• Sumador de propagación del acarreo
• Más pequeños
• Rizo del acarreo
• Tiempo de propagación Nt
• Sumador de acarreo de grupo hacia adelante
• Salidas sincronizadas
• Tiempo de propagación fijo 3t
• Ocupan más área (en proporción a N)

44
Sumador MSI de 4 bits(Ej. 74x83A ó 74x283)
4b
4b
4b
Ejercicio Implementar un sumador de 16 bits a
partir de sumadores de 4 bits
45
Unidades lógico-aritméticas MSI
OVR1 Para desbordamiento con números con signo
ALU de 4bits 74x382 ALU de 4bits 74x382 ALU de 4bits 74x382 ALU de 4bits 74x382
S2 S1 S0 Función
0 0 0 F0000
0 0 1 FB menos A menos 1 más Cin
0 1 0 FA menos B menos 1 más Cin
0 1 1 FA más B más Cin
1 0 0 FA?B
1 0 1 FAB
1 1 0 FA?B
1 1 1 F1111
S0 S1 S2 OVR CIN COUT A0
F0 B0 A1 F1 B1 A2
F2 B2 A3 F3 B3
Implementar un sumador de 8 bits
46
Sumador de 8 bits
S0 S1 S2 OVR CIN COUT A0
F0 B0 A1 F1 B1 A2
F2 B2 A3 F3 B3
1 1 0
1 1 0 0
S0 S1 S2 OVR CIN COUT A0
F0 B0 A1 F1 B1 A2
F2 B2 A3 F3 B3
OVR Cout
A0 B0 A1 B1 A2
B2 A3 B3
S0 S1 S2 S3

A4 B4 A5 B5 A6
B6 A7 B7
S4 S5 S6 S7

Qué cambios introducirías para hacer un restador?
47
Comparadores
48
Comparador de magnitud MSI
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
49
Comparador 74x85
50
Comparador 74x85
51
Comparador 74x85
52
Comparador 74x85
53
Comparador 74x85
54
Configuración en paralelo para comparar dos
números de 24 bits
55
Comparación en serie
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
(LSB)
A4 A5 A6 A7
B4 B5 B6 B7
A0 A1 A2 A3 0
1 0 B0 B1 B2 B3
AgtB AB AltB
(MSB)
56
Comparación en serie
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
(LSB)
0 1 1 1 0
1 0 1 0 0 0
0 0 1 1 0
1 0 0 0 1 1
0 0 1
(MSB)
57
Comparación en serie
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
74x85 A0 A1 A2 A3 AgtB AgtB AB
AB AltB AltB B0 B1 B2 B3
(LSB)
1 0 0 0 0
1 0 1 0 0 0
0 0 1 1 0
1 0 0 0 1 1
0 1 0
(MSB)