On applicability of Universal Logic Gates for Designing Masked Programmable Gate Array Architectures

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Concepção de Circuitos Integrados
Modelos doTransistor MOS
Informática
UFRGS
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Transistor MOS
grade
óxido de gate
VGS
fonte
dreno

canal N
-
óxido de campo
N
N
região de depleção
P
substrato P
contato de substrato (bulk)
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Transistor MOS
Regimes de funcionamento
grade de polisilício
óxido de silício SiO2 ISOLANTE
Acumulação
Vgs ltlt Vt
substrato P
região de inversão
região de depleção
Vgs Vt
Vgs gt Vt
região de depleção
Inversão
Depleção
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Transistor MOS
Influência das tensões dos terminais
Modo de inversão
canal N - camada de inversão
grade
Vgs
fonte
dreno

-
Vgs Vt p/ Vds 0
N
N
camada de depleção
P
onde Wd - profundidade da camada de depleção
NA- dopagem do substrato f -
tensão através da região de depleção q
- carga do elétron esi -
permissividade elétrica do silício
v
2 esi f q NA
Wd
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Transistor MOS
Influência das tensões dos terminais
Modo não saturado
Vds lt Vgs -Vt
fonte
(linear, resistivo)
N
N
Ids depende de Vgs e Vds
P
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Transistor MOS
Influência das tensões dos terminais
Os elétrons do canal são injetados na região de
depleção do dreno e acelerados em direção ao dreno
Modo saturado
pinch-off
A corrente no canal é controlada pela por Vgs e
praticamente independente de Vds
Vds
Vgs - Vt
Vds gt Vgs -Vt
fonte
Com Vds e Vgs fixo Ids depende de - distância
entre fonte e dreno - largura do canal (W) -
tensão de threshold Vt - espessura do óxido de
gate - constante dielétrica do isolante e -
mobilidade do portador µ - temperatura
N
N
Vds
P
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Transistor MOS
Tensão de threshold
Vt é a tensão Vgs de um dispositivo MOS abaixo
da qual a corrente Ids cai praticamente a zero.
Quando ocorre inversão forte. Vt é função de
vários parâmetros, dentre os quais -material
condutor da grade -material isolante do gate
(dielétrico) e sua espessura -dopagem do
canal -concentração de impurezas na interface
silício-isolante -tensão entre fonte e substrato
Vsb -temperatura (diminui com o aumento de
temperatura) tipicamente - 4 a -2 mV /ºC
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Transistor MOS
Tensão de threshold
Cox é a capacitância de gate por unidade de área
eox
3,97 eo 3,5 . 10-13 F/cm (permissividade do
óxido)
Exemplo para tox 20 nm(200Aº) temos que Cox é
1,75 fF/µm2.
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Transistor MOS
Curvas I-V
Ids - corrente de dreno
Ids
canal N em enriquecimento
Vgs
Vtn
0
Ids
canal N em depleção
OBS como nos transistores de carga (pull-up) de
portas lógicas NMOS
Vgs
- Vtn
0
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Transistor MOS
Curvas I-V
Supondo VT 0.8 v
VDS gt VGS -VT
VDS lt VGS -VT
v ID
ID (mA)
VGS 5V
VDS VGS -VT
0.02
2
triodo
saturação
VDS 4.2 v
VGS 4V
VDS 3.2 v
subthreshold current
1
0.01
VDS 2.2 v
VGS 3V
VDS 1.2 v
VGS 2V
VGS 1V
VGS
0 1 2 3
VDS (V)
0 1 2 3 4 5
VT
ID em função de VGS (para VDS 5V)
ID em função de VDS
Região de triodo o transistor funciona como um
resistor controlado por tensão Região de
saturação o transistor funciona como uma fonte
de corrente controlada por tensão
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Transistor MOS
Modelo de Capacitâncias
CSB - Capacitância fonte-substrato (bulk) CDB -
Capacitância dreno-substrato (bulk) CGB -
Capacitância grade-substrato (bulk)
CGS - Capacitância grade-fonte CGD -
Capacitância grade-dreno